2012 Fiscal Year Annual Research Report
確率的領域分割と超平面クラス分類による高精度・汎用・実時間画像認識ＳＯＣの研究
| Project/Area Number |
22560325
|
|---|
| Research Institution | Kanazawa University |
|---|
Principal Investigator |
深山 正幸 金沢大学, 電子情報学系, 講師 (30324106)
|
|---|
| Project Period (FY) |
2010-04-01 – 2013-03-31
|
| Keywords | 画像分割 / パターン認識 / 画像認識 / SOC |
|---|
| Research Abstract |
本研究の目的は、汎用で高精度な画像認識アルゴリズムを考案し、これに基づく実時間SOCプロセッサを平成24年度末までに開発し、性能を実証することである。定量的な目標はスループット性能VGA 30 fps、0.18μmプロセスを用いたチップ面積10 mm角とする。
平成24年度には画像認識SOCの開発を行った。このSOCは汎用CPUと動き分割プロセッサから構成される。動き分割プロセッサは1回の画面走査で境界更新と新領域検出を同時に行うアルゴリズムに基づき、画素単位でパイプライン処理する回路構成を採る。画像認識SOCに左右一組のステレオ画像が入力されると動き分割プロセッサがアフィン動き分割により物体に対応する領域を抽出する。これと同時に計算された領域の輝度勾配行列を汎用CPUに入力する。汎用CPUは輝度勾配行列を画像特徴量としてSVM（Support Vector Machine）によるクラス分類を行い、物体を認識する。そして現在の画像と次の時間の画像を動き分割プロセッサに入力し、アフィン動きモデル推定により物体に対応する領域を追跡する。本SOCプロセッサは60MHz動作時、VGA30fpsのステレオ動画像を実時間で処理可能である。本SOCプロセッサによる画像認識は車両検出・追跡、身体ジェスチャ認識、顔によるマンマシンインタフェースに幅広く応用できる。東京大学VDECの提供する0.18μm半導体プロセス試作サービスで本SOCプロセッサを試作した。ゲート規模は32 万ゲート（2 入力NAND 換算）、総メモリ容量は404K ビット、チップ面積は4.1 mm角、最大動作周波数は94 MHz、スループットはVGA91 fps となった。LSIテスタで試作したSOCプロセッサの正常動作を確認した。以上により当初の目標を達成できた。
|
| Current Status of Research Progress |
Reason
25年度が最終年度であるため、記入しない。
|
| Strategy for Future Research Activity |
25年度が最終年度であるため、記入しない。
|
