2012 Fiscal Year Annual Research Report
ＶＬＳＩの通常動作状況を考慮した高精度遅延テストに関する研究
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22700054
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| Research Institution | Oita University |
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Principal Investigator |
大竹 哲史 大分大学, 工学部, 准教授 (20314528)
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| Project Period (FY) |
2010-04-01 – 2014-03-31
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| Keywords | VLSIテスト技術 / 遅延故障テスト / 通常消費電力 / テスト生成制約 / レジスタ転送レベル |
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| Research Abstract |
近年、VLSI(超大規模集積回路)の製造プロセス微細化により、製造ばらつきに伴う遅延ばらつきが顕在化し、遅延テストが不可欠になっている。回路遅延は動作時の温度や電圧などにより変動するため、実際に使われる温度や電力消費状況を考慮しなければ正確な遅延テストはできない。
特にBISTにおける高精度遅延テストは今後重要な技術になると考えられており、平成24年度は、(1)平成23年度成果の温度均一化技術の改善、および(2)線形フィードバックシフトレジスタシード生成技術の確立を行った。(2)はBISTにおけるソフト制約を用いるための基本フレームワークであるとともに、BIST品質評価も可能である。本成果は国際会議に採録が決まった。また、今後一般的になると考えられている大域非同期局所同期設計に対して高精度テストを行うための(3)非同期式回路の遅延測定技術を提案した。さらに、(4)レジスタ転送レベル(RTL)において、通常動作を考慮したソフト制約を用いたテスト生成法を提案した。
当初平成24年度からトランザクション・レベル・モデル(TLM)を用いた用途依存テスト技術の開発を開始する予定であったが、本研究における調査の結果、大手EDAツールベンダーがTLMでのシステム記述に対応したツールをリリースしている一方で、TLMはシステムの上流設計では一部使用されているものの、一般的なRTLやゲートレベル回路と対応した形での利用は進んでいないことがわかった。そのため、用途依存テスト技術として、用途に応じたテスト品質に対応することを検討した。特に、出荷後の劣化などを考慮する必要のある用途向けに、微小遅延故障を扱うための(5)ハザードを考慮した遅延テスト生成手法を提案した。また、(3)の成果の拡張として、回路の劣化(遅延の増加)に応じて動作測度を自動的に調整することのできる(6)遅延修復機構を検討した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初、TLMを用いた用途依存テスト技術の研究開発を目指していたが、これについては調査の結果困難であると判断した。これに代わり、用途依存テストの概念を拡張し、用途に応じたテスト品質への対応を検討している。その他の点については、当初の計画から多少前後しているものの、計画していた研究項目について検討し、手法を提案してきている。本研究全体の目的の達成度合いとしては3年度分の成果となっており、概ね順調に進展していると考えられる。
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| Strategy for Future Research Activity |
本研究は当初TLMを用いた用途依存テスト技術の研究も行う予定であったが、これまでの調査により、その材料となるサンプルデータ等の入手が困難でありことがわかった。これについては、テスト対象の用途別の機能としての制約にとらわれず、用途別のテスト品質や信頼性へ概念を拡張することで対応する。平成25年度(最終年度)は以下を行う。
(1)用途別／テスト品質制約を表現するソフト／ハード制約回路生成：システムクロックよりも高速のクロックを用いてのテストが必要な微小遅延欠陥への対応を行う。特にこのテストでは過剰テストにより歩留まり損失が起こる可能性があり、ソフト制約／ハード制約の導入が有効と考えられる。
(2)BISTにおける高品質遅延テスト：平成24年度に構築した基本フレームワークをもとに、通常動作を考慮したテストが可能なBIST手法へと応用する。具体的には、ハード制約を用いる手法を検討する。
(3)RTL非スキャン設計への拡張：これまで、ゲートレベルおよびRTLに対して、完全スキャン設計法および部分スキャン設計法を指向してきた。これまでの成果を非スキャン方式のテスト容易化設計への応用を検討する。
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