2011 Fiscal Year Annual Research Report
メニーコア計算機プラットフォームのためのチップ内ネットワークの省電力化
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22700061
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| Research Institution | National Institute of Informatics |
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Principal Investigator |
鯉渕 道紘 国立情報学研究所, アーキテクチャ科学研究系, 准教授 (40413926)
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| Keywords | システムオンチップ / トポロジー / 計算機システム |
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| Research Abstract |
本研究では,携帯端末,高性能計算,ゲーム機などのIT機器の基盤となっているメニーコアプロセッサ・シングルチップ計算機プラットフォームにおけるチップ内ネットワークの革新的な動的電力最適化技術を実現することを目的とする。
今年度は,昨年度に引き続き、要素の構成技術として,ルータアーキテクチャの改良を行った.チップ内ネットワークはパケットをパイプライン処理するルータを多数用いることで,高スケーラビリティ,高スループットを実現している.一方で並列アプリケーションの性能はチップ内ネットワークの遅延に大きく左右されるため、遅延の削減が大きな課題となっている。
そこで、トラフィック負荷に応じて動作周波数とパイプライン構成を切り替えることが可能な省電力オンチップルータを拡張した.各動作周波数におけるパイプラインステージあたりの処理量を大きくするために,低い動作周波数ではパイプライン段数を3段から2段、あるいは1段と浅くする.これを,単純なカスケーディングによるパイプラインステージの統合ではなく,各ステージ処理の並列性を最大限に利用する投機実行によって実現し,かつ最小限の遅延でパイプライン構造を再構成する技術を拡張、評価した.さらに、スイッチ通過遅延が大きくならないようにトラヒックを予測し、スイッチ内の遅延を抑えるようにパイプライン構成の工夫を施した。
また、結合網のトポロジーにランダム性を取り入れることで遅延を最小化する方式を提案し、その結果コア間通信遅延をネットワークレベルで大幅に削減できる見通しを示した。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
計画通りにチップ内ネットワークの要素技術(オンチップルータ)を開発した上で、さらに電源制御の細分化により省電力化を想定以上に可能なことがわかった。また、結合網のトポロジーにランダム性を取り入れることで遅延を最小化する方式を提案することができ、その効果は当初の計画以上の成果が得られている。以上より当初の計画以上に進展していると判断した。
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| Strategy for Future Research Activity |
当初の計画以上に進展しているため、当初の計画、あるいは計画を前倒しで進めていく所存である。
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