2012 Fiscal Year Annual Research Report
メニーコア計算機プラットフォームのためのチップ内ネットワークの省電力化
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22700061
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| Research Institution | National Institute of Informatics |
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Principal Investigator |
鯉渕 道紘 国立情報学研究所, アーキテクチャ科学研究系, 准教授 (40413926)
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| Project Period (FY) |
2010-04-01 – 2014-03-31
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| Keywords | ネットワークオンチップ / 低消費電力技術 / システムオンチップ / 相互結合網 / メニーコア |
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| Research Abstract |
本研究では，携帯端末，高性能計算，ゲーム機などの IT機器の基盤となっているメニーコアプロセッサ・シングルチップ計算機プラットフォームにおけるチップ内ネットワークの革新的な動的電力最適化技術を実現することを目的とする。今年度は，チップマルチプロセッサなどにおける並列アプリケーションの電力性能比を向上させるため、その性能要因であるチップ内ネットワークの通信遅延の削減と電力最適化に取り組んだ。前者については end-to-end 通信遅延を削減するために、規則的なルータ間トポロジに対し、複数リンクを単一コアとランダムに選択した複数ルータに接続する方法を提案した。フリットレベルのネットワークシミュレーションの結果，ランダムコアリンクを用いた我々のトポロジは，従来のトポロジに比べ，平均遅延を最大27%減少させることに成功した。さらに、チップ内ネットワークの実装をふまえて、配線密度、および各配線長を一定以下に抑える制限を課したランダムトポロジを追求した。その結果、このランダムコアリンクはマンハッタン距離で6コア長以内という制約を課しても、ほぼ同等の遅延削減効果が得られることが分かった。
次に、チップ内ネットワークのルータの消費電力がポート数に支配されることから、トポロジの最適化を行い、グラフ解析により任意のコア数、3次元チップ内ネットワークを含めた影響を調査した。その結果、ランダムリンクを用いたトポロジは電力面でも極めて有望であることが分かった。
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| Current Status of Research Progress |
Reason
24年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
24年度が最終年度であるため、記入しない。
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