2011 Fiscal Year Annual Research Report
次世代超並列流体計算のためのメモリボトルネックの無いスケーラブル計算機の研究
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23300012
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Grant-in-Aid for Scientific Research (B)
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| Research Institution | Tohoku University |
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Principal Investigator |
佐野 健太郎 東北大学, 大学院・情報科学研究科, 准教授 (00323048)
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| Co-Investigator(Kenkyū-buntansha) |
山本 悟 東北大学, 大学院・情報科学研究科, 教授 (90192799)
佐々木 大輔 東北大学, 大学院・工学研究科, 助教 (60507903)
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| Keywords | 高性能計算 / 計算機アーキテクチャ / 数値流体力学 / リコンフィギャラブル計算 / アクセラレータ |
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| Research Abstract |
平成23年度では、以下を実施した。
1.ビルディングキューブ法(BCM)計算のハードウェア向けアルゴリズム改良
BCM計算プログラムの精査を行い、メモリ参照データあたりの演算回数である演算密度を計算ステージ毎に算出した。これより、ステージの中で最もメモリバンド幅制約を受けるのはポワソン方程式の数値解法ステージであることを明らかにした。このステージのメモリバンド幅制約を緩和するにはキューブ境界データ交換の頻度を下げる必要があること、また、その他のステージについては一時的な計算結果をオンチップメモリに留めておくような演算スケジューリングにより要求バンド幅を低減できることを示した。さらに、アクセラレータ間のネットワークバンド幅は大きな制約とならないことを明らかにした。
2.プリ・ポスト環境の整備
BCM計算のためのグリッド生成や、計算結果の可視化を行うソフトウェア群を導入し、実際にBCM計算とそのプリ・ポスト処理を行う環境を整えた。
3.システムアーキテクチャ設計
1を踏まえ、BCMアクセラレータの基本アーキテクチャ設計を行った。また、そのために、ステンシル計算向けの超長パイプラインアーキテクチャや、シストリック計算メモリアーキテクチャの試作・評価を行った。これらは、BCMアクセラレータ計算コア部の詳細設計において、ベースアーキテクチャとする予定である。
4.試作実装環境の整備
今後試作実装を行うプラットフォームとして、導入したFPGAボード上にPCI_ExpressI/F、DDRメモリI/F、FPGA間通信モジュール等を含むハードウェアフレームワークを実装し、併せてそのためのドライバ等基本ソフトウェアを開発した。バンド幅等の性能測定データより、一定の計算規模に対して並列度を高めるストロングスケーリングの場合でも多数のFPGAに対して高いスケーラビリティが得られることを見積もった。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
ハードウェアとして実装するBCMアルゴリズムは完全に固まっていないものの、基本アーキテクチャやそのためのアルゴリズム精査を終えていること、また、試作実装のためのハードウェアフレームワークや基本ソフトウェアの実装を終えていること、BCM計算のプリ・ポスト環境が整備済であることから、研究はおおむね順調に進展している。
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| Strategy for Future Research Activity |
今後は、ハードウェアアルゴリズムの選定、試作アクセラレータの詳細設計と実装を進める予定である。特に、第一試作として単体のアクセラレータノードを完成させ、計算性能・要求バンド幅・電力消費などの基本データを取得すると共に、複数ノードからなるアクセラレータ開発のベースとする。複数ノードに向けた設計が大方決まった時点で、28mnプロセスによる最新のFPGAボードを多数導入し、本試作用のFPGAクラスタを構築する。想定される問題点として、導入予定のFPGAボードのリリースが遅れていることがあげられる。平成24年度内に納品できない場合には次年度の納品とならざるを得ないが、それまでの間に試作用のボードにて実装と評価を進める予定である。
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