2011 Fiscal Year Research-status Report
１００億トランジスタ規模集積回路のチップレベルタイミング解析技術に関する研究
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23500071
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| Research Institution | Ritsumeikan University |
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Principal Investigator |
福井 正博 立命館大学, 理工学部, 教授 (50367992)
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| Co-Investigator(Kenkyū-buntansha) |
築山 修治 中央大学, 理工学部, 教授 (90142314)
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| Project Period (FY) |
2011-04-28 – 2014-03-31
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| Keywords | ラッシュカレント / 電源配線 / 消費電力モデル / GPGPU / バックワードオイラー法 / NBTI / 統計的静的遅延解析 / 高信頼性 |
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| Research Abstract |
本年度は，チップレベルでのタイミング解析システムの最小構成システムを構築することを目指して，(A) 機能ブロックの消費電力と，パワーゲーティングによるラッシュカレントの抽象化モデルの実現，(B) トランジスタの発熱，ラッシュカレント依存の電源配線のＩＲドロップの高速シミュレータの構築，(C) 劣化が起きたトランジスタを含む論理ゲートの統計的タイミングモデルの解明に取り組み，以下の成果を得た． (A) に対しては，ブロックレベルでの消費電力モデル化手法として、ブロックの入力ピンの信号遷移確率と信号存在確率に対する消費電力の関係を従来のルックアップテーブル方式から等高線を用いた関数形式に変換し，約10倍の高効率化と，56％の高精度化を得た．また，パワーゲーティングによるラッシュカレントの抽象化モデルの基礎検討を行い，電源配線の複数の支線や、トランジスタを縮約しても，同様の電流波形が得られることを確認し, 同手法実現の見通しを得た。次年度は，ユーザインタフェース等を含めたシステム化を進める．(B) に対しては，GPUを用いたシミュレーションに関して、従来に比べて高精度なバックワードオイラー法による解析方法を構築し，その性能評価を実施し，CPUによる計算に比較して86倍の高速化を実現した．次年度は，ブロックレベルでの高速統計的解析技術の解明を行う．(C) に対しては，NBTI などの経年劣化に伴う論理ゲートの遅延ばらつきと製造ばらつきに起因する遅延ばらつきを統一的に取り扱うことができる遅延モデルを考案し，同モデルに基づいた統計的静的遅延解析手法を構築した．実験結果から，手法の有望性が示されたので，今後，より詳細な性能評価を行う．なお，この手法で用いられた統計的最大値演算は，非正規分布を二つの成分から成る混合正規分布を用いて近似する手法であり，多様な遅延モデルを扱えそうである．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
(A)（B）に関して，理論検討は予定以上に進めたが，システム化に関してやや遅れている．(C)に関しては，ほぼ順調である．
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| Strategy for Future Research Activity |
課題(A) では，トランジスタによる発熱やＮＴＢＩによるトランジスタ劣化に関する抽象化モデルの開発をおこない，これらを元の回路の約1 万～10 万分の１程度の要素数で解析できるような抽象化手法を解明し、システム化を進める．いずれも，各トランジスタのスイッチング回数を統計的に求める手段を用い，解析を行う．申請者（福井）の研究室が主に担当する．課題(B) では，統計的タイミングの高速シミュレータの開発を行う．申請者（福井）のGPUを用いたシミュレーション高速化の実績と、申請者（築山）の統計的静的タイミング解析システム構築の実績を生かし，互いに協力する形で進める．また，並列処理のみでなく，より抽象化されたブロックレベルでの統計的静的タイミング解析の解明をおこなう．課題(C)では，トランジスタの経年劣化を，課題(A)の回路の抽象化と連携させ，より抽象度の高いブロックレベルで高速に処理できる統計的タイミング解析手法を確立する．課題(B)と同様，両研究室が協力してこれにあたる．
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| Expenditure Plans for the Next FY Research Funding |
研究成果の発表のための海外出張旅費、実験に必要な消耗品など．
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Research Products
(16 results)
