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2012 Fiscal Year Annual Research Report

巨大電界効果を利用した可変面積電極の提案と可変容量キャパシタへの展開

Research Project

Project/Area Number 24360119
Research Category

Grant-in-Aid for Scientific Research (B)

Research InstitutionJapan Advanced Institute of Science and Technology

Principal Investigator

徳光 永輔  北陸先端科学技術大学院大学, グリーンデバイス研究センター, 教授 (10197882)

Project Period (FY) 2012-04-01 – 2015-03-31
Keywords可変キャパシタ / 薄膜トランジスタ / 強誘電体 / 酸化物半導
Research Abstract

本研究の目的は、巨大な電界効果を誘起できる強誘電体または高誘電率材料を用いて、面積を可変できる酸化物伝導体または酸化物半導体からなる新たな電極構造を提案し、超小型・高性能の可変容量キャパシタを実現することである。
初年度は当初の計画通り、原理検証と基礎的な薄膜形成の実験から研究を開始した。本研究では誘起電荷量の大きな良質の強誘電体または高誘電率材料ゲート絶縁膜を実現することが鍵となる。従って最初にゾルゲル法による(Bi,La)_4Ti_3O_<12>(BLT)薄膜形成条件を検討した。1回の塗布毎に結晶化アニールを施すことでリーク電流の少ない良質のBH薄膜が得られたため、当初の計画では26年度に予定していたデバイス作製まで前倒しで研究を進めた。作製したデバイスは、チャネルに電極となる導電性のIn_2O_3およびITO、ゲート絶縁膜にはBLTを用いたボトムゲート型薄膜トランジスタ構造である。ゲート電極とソース・ドレイン電極間の容量-電圧特性を検証した結果、ソース電極のみとゲート電極間の容量を測定した場合であっても、デバイスがオン状態の時にはチャネル領域全体が容量に寄与し、一方でデバイスがオフ状態の時にはゲート電極とソース電極のわずかなオーバーラップ領域のみの容量となることを明らかにした。容量の変化比は500%以上であった。さらに、ソース・ドレイン電極をトップコンタクト型で形成すると、素子のオン状態からオフ状態へのスイッチング時間が長くなるという問題が観測された。これはチャネル層が空乏化する影響でゲート電圧が分圧されて強誘電体ゲート絶縁膜に印加される電圧が小さくなるためと考えられる。
以上より、本年度は本研究の基礎となる容量変化の原理検証をするこができた。また、長いスイッチング時間という問題が新たに明らかとなったので、次年次以降にボトムコンタクト構造を採用するなどして特性改善を試みる。

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

本年度は当初の計画通り、原理検証と基礎的な薄膜形成の実験から研究を開始し、誘起電荷量の大きな良質の強誘電体(Bi,La)_4Ti_3O_12(BLT)薄膜の形成条件を検討したところ、リーク電流の少ない良質のBLT薄膜が得られた。従って、当初の計画では26年度に予定していたデバイス作製まで前倒しで研究を進めた。さらに作製したデバイス構造を用いて、ゲート電極とソース・ドレイン電極間の容量-電圧特性を検証し、ゲート電圧によりデバイスのオン/オフを制御することによって、500%以上の容量変化を達成した。これらの点では計画以上の進展である。また、ソース・ドレイン電極をトップコンタクト型で形成した場合にはスイッチング時間が長くなるという問題が新たに浮上した。今後はこの対策を行うとともに、新材料の採用やデバイスの微細化を進める。
本年度は本研究の基礎となる容量変化の原理検証をするこができたが、新たな課題も明らかとなった。従って全体としてはおおむね順調に進展していると判断できる。

Strategy for Future Research Activity

本年度は、当初は次年度に予定していたデバイス構造作製まで研究を進め、500%以上の容量変化を達成した。しかし、ソース・ドレイン電極をトップコンタクト型で形成すると、素子のオン状態からオフ状態へのスイッチング時間が長くなるという課題があることが新たに明らかとなった。これはチャネル層が空乏化する影響でゲート電圧が分圧されて強誘電体ゲート絶縁膜に印加される電圧が小さくなるためと考えられるが、今後はより詳細な考察が必要である。また、スイッチング時間を短縮して高速での容量変化動作を実現するために、トップコンタクト型に代わってボトムコンタクト型の素子を試作し、そのスイッチング特性を評価することを行う。
さらに、デバイス構造の試作と原理検証は本年度に前倒しで実施できたが、今後はより高性能が期待できる他の材料の採用も試みる。ゲート絶縁膜としては、ごく最近になって10mm以下の薄膜でも強誘電性が発見され、微細化チャネル素子には最適と考えられるSiドープHfO_2や(Hf,Zr)O_2SiドープHfO_2を採用する。ただし、これらの材料は高温での熱処理が必要となるため高温アニール装置を導入して薄膜作製を行い、その特性を評価する。チャネル材料としてはグラフェンやカーボン薄膜の採用を予定している。このために簡易型ではあるがカーボン蒸着装置を導入予定である。グラフェンやカーボン薄膜は、ITO等の酸化物よりも低抵抗が得られるため、Q値の向上が期待できる。
さらに、より大きな可変面積特性を得るために、チャネル幅とチャネル長の比(W/L)の大きなデバイス構造を設計する。特にチャネル長(L)を200mm程度にまで微細化する必要があるので、こめ形のデバイス作製はナノインプリント法で形成する。従ってナノインプリント法で作製するためのモールドを発注し、ナノインプリント法での微細パターン形成の基礎的な条件だしを開始する。

Expenditure Plans for the Next FY Research Funding

次年度はより高性能が期待できる他の材料の採用も試みる。ゲート絶縁膜としては、最近になって10mm以下の薄膜でも強誘電性が発見され、微細化チャネル素子には最適と考えられるsiドープHfO_2や(Hf,Zr)O_2SiドープHfO_2の採用を予定している。ただし、これらの材料は高温での熱処理が必要となるため高温アニール装置を導入して薄膜作製を行う。また、チャネル材料としては酸化物半導体だけでなくグラフェンやカーボン薄膜の採用を予定している。このために簡易型ではあるがカーボン蒸着装置を導入予定である。従って物品費としてこれらの装置の購入費用および設置に伴う配管部品等、さらに強誘電体や高誘電率材料の原料費、デバイス作製のための基板や金属原料、ガス、化学薬品が必要となる。
さらに、次年度はチャネル幅とチャネル長の比(W/L)の大きなデバイス構造を設計し、インプリント法で作製するためのモールドを発注する予定である。また、研究打ち合わせのための旅費、成果発表のための旅費、学会参加登録費等の使用を予定している。

  • Research Products

    (6 results)

All 2013 2012

All Journal Article (3 results) (of which Peer Reviewed: 3 results) Presentation (3 results)

  • [Journal Article] High-performance solution-processed ZrlnZnO thin-film transistors2013

    • Author(s)
      Phan Trong Tue, Takaaki Miyasako, Jinwang Li, Huynh Thi Cam Tu, Satoshi Inoue, Eisuke Tokumitsu, and Tatsuya Shimoda
    • Journal Title

      IEEE Transactions on Electron Devices

      Volume: Vol.60, No.1 Pages: 320-326

    • DOI

      10.1109/TED.2012.2227483

    • Peer Reviewed
  • [Journal Article] Evaluation of Channel Modulation in IN203/(Bi, La)4Ti3012 Ferrolectric-Gate Thin Film Transistors by Capacitance-Voltage Measurements2012

    • Author(s)
      Eisuke Tokumitsu & Kazuya Kikuchi
    • Journal Title

      Ferroelectrics

      Volume: 429:1,15-21 Pages: 305-311

    • DOI

      10.1080/00150193.2012.676933

    • Peer Reviewed
  • [Journal Article] Suppression of Hole Current in Graphene Transistors with N-Type Doped SiC Source/Drain Regions2012

    • Author(s)
      Yuichi Nagahisa, Eisuke Tokumitsu
    • Journal Title

      Materials Science Forum

      Volume: 717-720 Pages: 679-682

    • DOI

      10.4028/www.scientific.net/MSF.717-720.679

    • Peer Reviewed
  • [Presentation] Oxide-channel thin film transistors using ferroelectric and high-k gate insulators2012

    • Author(s)
      (invited)Eisuke Tokumitsu
    • Organizer
      International Union of Materials Research Societies-International Conference on Electronic Materials 2012(IUMR S-ICEM2012)
    • Place of Presentation
      Yokohama, Japan
    • Year and Date
      20120923-20120928
  • [Presentation] Fabrication and Characterization of An-Sn-O series oxide thin film transistors2012

    • Author(s)
      Ken-ichi Haga and Eisuke Tokumitsu
    • Organizer
      ITC 2012(8th International Thin-Film Transistor Conference)
    • Place of Presentation
      Lisbon, Portugal
    • Year and Date
      20120130-20120131
  • [Presentation] Switching properties of ferroelectric P(VDF-TrFE) films fabricated on oxide electrodes2012

    • Author(s)
      Eisuke Tokumitsu, Gwang-Geun Lee
    • Organizer
      E-MRS 2012, Spring Meeting
    • Place of Presentation
      Strasbourg, France
    • Year and Date
      2012-05-16

URL: 

Published: 2014-07-16  

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