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2013 Fiscal Year Research-status Report

遅延付加・検出回路を組み込んだ遅延故障検査容易化回路の設計と評価

Research Project

Project/Area Number 24500067
Research InstitutionThe University of Tokushima

Principal Investigator

四柳 浩之  徳島大学, ソシオテクノサイエンス研究部, 准教授 (90304550)

KeywordsVLSIの検査技術 / 検査容易化設計 / 遅延故障
Research Abstract

本研究では,LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路の研究を行っている。
平成25年度は,次の6項目についての研究を行った。1.遅延故障検査容易化設計を適用した下での遅延故障の検査可能性評価として,信号遷移の際に発生するグリッチの影響も考慮した複数経路の同時検査可能性について調査し,検出条件を考察した。2.試作ICにおいて,遅延付加・検出回路自体の遅延値のチップ間ばらつきの影響を調査した。また,遅延故障検査容易化設計の改良として,クロック信号を測定することで遅延付加部のゲート遅延を概算する手法を提案した。3.遅延故障検査容易化設計を用いる際の微小遅延欠陥の検出確率を導出した。遅延値のばらつきを考慮する場合においても,従来のスキャン設計のみを用いる検査時に未検出となる遅延範囲の10-50%の改善を行うことができた。4.複数パスの遅延故障検査を行うための試作ICとして,遅延量の異なる信号経路についての検査可能性を調査するために,ゲート段数の異なる多数の経路から任意の2つの信号経路を選択し,遅延故障検査容易化回路へ同時に供給可能とする試作ICの設計を行った。5.遅延故障検査容易化回路で観測する信号経路の遅延量の評価を簡易にするための,タイミング余裕計測回路の設計を行った。6.遅延付加・検出回路を回路のバウンダリスキャンセル部に限定せず,任意のFF間の信号遅延の検査を行うためのFFの検査容易化設計について検討,設計を行った。
なお,前年度より継続して研究してきた遅延故障検査容易化設計回路および本回路を用いる複数信号経路の同時観測手法について,電子情報通信学会英文論文誌に投稿,掲載された。

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

研究の目的として挙げた次の4項目について,いずれもおおむね順調に進展している。
「1.遅延付加回路に基づく遅延故障検出条件の設定・評価」に関しては,試作チップにおけるチップ間ばらつき,遅延付加部内のゲート遅延のばらつきを実測から求め,その影響を補正するための測定手法を提案した。「2. 検査データの削減および故障検出能力向上のための制御回路の設計」に関しては,検査容易化回路の遅延観測部に遅延量を出力するタイミング余裕計測回路の設計を行い,信号経路の遅延量評価を容易とした。「3. 遅延故障検出用検査入力生成手法の開発」に関しては,検査入力生成済みの微小遅延欠陥について検査容易化設計の下での検出確率の向上についての評価を行った。「4. シミュレーションおよびIC試作による故障検出能力評価」に関しては,試作ICの測定により,チップ間ばらつきおよび遅延付加部のゲート遅延ばらつきの推定を行い,検出可能な遅延故障サイズについての検討を行った。

Strategy for Future Research Activity

今後の研究の推進方策として,
「1.遅延付加回路に基づく遅延故障検出条件の設定・評価」に関しては,これまでに検討した複数経路における遅延故障の同時検出可能条件について,試作ICによる評価を行う。
「2. 検査データの削減および故障検出能力向上のための制御回路の設計」に関しては,複数信号経路を同時検査することを考慮した検査データ量の評価を行う。また,制御信号の印加を含めた検査実行時間の評価を行う予定である。
「3. 遅延故障検出用検査入力生成手法の開発」に関しては,複数経路を同時に検査対象とする検査入力生成手法について開発を行う予定である。
「4. シミュレーションおよびIC試作による故障検出能力評価」に関しては,対象回路や対象経路の違いを考慮する検査容易化設計およびその故障検出能力評価を行う予定である。

Expenditure Plans for the Next FY Research Funding

消耗品費のチップ試作・組立費用が価格改定のため当初計画より高くなり,他費目との調整により残額が生じた。
消耗品費のチップ試作・組立費用の不足分の一部に残額を充当する予定である。

  • Research Products

    (6 results)

All 2013 Other

All Journal Article (1 results) (of which Peer Reviewed: 1 results) Presentation (5 results)

  • [Journal Article] On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan2013

    • Author(s)
      Hiroyuki Yotsuyanagi, Hiroyuki Makimoto, Takanobu Nimiya, Masaki Hashizume
    • Journal Title

      IEICE TRANSACTIONS on Information and Systems

      Volume: E96-D Pages: 1986-1993

    • DOI

      10.1587/transinf.E96.D.1986

    • Peer Reviewed
  • [Presentation] Time-to-Digital Converter Embedded in Boundary-Scan Circuit and Its Application to 3D IC Testing2013

    • Author(s)
      Hiroki Sakurai, Hiroyuki Yotsuyanagi, Masanori Nakamura, Masaki Hashizume
    • Organizer
      International Test Conference
    • Place of Presentation
      Disneyland Hotel (Anaheim, U.S.A.)
    • Year and Date
      20130911-20130911
  • [Presentation] 遅延故障検査容易化回路を用いた複数経路の同時検査可能性調査

    • Author(s)
      池地 大輔, 四柳 浩之, 橋爪 正樹
    • Organizer
      電気関係学会四国支部連合大会
    • Place of Presentation
      徳島大学(徳島県徳島市)
  • [Presentation] TDC組込み型バウンダリスキャンを用いる製造ばらつきを考慮した遅延故障検査法

    • Author(s)
      二宮 孝暢, 四柳 浩之, 橋爪 正樹
    • Organizer
      電気関係学会四国支部連合大会
    • Place of Presentation
      徳島大学(徳島県徳島市)
  • [Presentation] TDC組込み型バウンダリスキャン回路による実測実験評価

    • Author(s)
      櫻井 浩希, 四柳 浩之, 橋爪 正樹
    • Organizer
      第70回FTC研究会
    • Place of Presentation
      宝荘ホテル(愛媛県松山市)
  • [Presentation] TDC組込み型バウンダリスキャン回路による遅延検出能力評価

    • Author(s)
      櫻井 浩希, 四柳 浩之, 橋爪 正樹
    • Organizer
      電子情報通信学会ディペンダブルコンピューティング研究会
    • Place of Presentation
      機械振興会館(東京都港区)

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Published: 2015-05-28  

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