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2014 Fiscal Year Annual Research Report

遅延付加・検出回路を組み込んだ遅延故障検査容易化回路の設計と評価

Research Project

Project/Area Number 24500067
Research InstitutionThe University of Tokushima

Principal Investigator

四柳 浩之  徳島大学, ソシオテクノサイエンス研究部, 准教授 (90304550)

Project Period (FY) 2012-04-01 – 2015-03-31
KeywordsVLSIの検査技術 / 検査容易化設計 / 遅延故障 / テスト生成 / VLSI / ディペンダブル・コンピューティング / LSIテスト
Outline of Annual Research Achievements

本研究では,LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路の研究を行った。平成26年度は,主に次の6項目についての成果が得られた。1.異なるゲート段数の2経路を任意に選択可能な設計を施した試作ICを用いて,昨年度までに得られた複数経路の同時検査可能条件に基づき2経路同時検査が可能な場合および検査不能な場合の動作が実IC上で確認された。2.検査用入力生成手法に関して,既存の検査入力生成ツールを用いる遅延故障用テスト入力の適用が可能であることをシミュレーションにより確認した。3.試作ICの遅延付加ゲートの個別の遅延量の差異による影響を測定した。また,検査時に遅延付加部の遅延量を補正する手法を開発し,故障判定可能な遅延欠陥サイズを縮小した。4.検査対象経路の選択回路を遅延付加・検出回路内部に併合することで制御回路を縮小する検査容易化回路の改良を行った。5.回路設計に関しては,遅延付加・検出回路を試作ICで実装するためのスタンダードセルを設計した。また,検査用クロックが低速の場合に実速度検査を行うためのキャプチャ用信号生成回路を設計した。6.シリコン貫通ビア(TSV)を用いる3次元実装ICへの遅延故障検査容易化回路の適用について,TSVへの遷移信号供給も可能な遅延付加・検出回路の改良を行い,新たな検査手法を提案した。この成果については10月に開催された国際ワークショップで発表した。

  • Research Products

    (7 results)

All 2015 2014

All Presentation (7 results) (of which Invited: 1 results)

  • [Presentation] Design-for-testability circuit for delay faults in sequential circuits2015

    • Author(s)
      Hiroyuki Yotsuyanagi
    • Organizer
      2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
    • Place of Presentation
      台湾科技大学(台北,台湾)
    • Year and Date
      2015-03-05 – 2015-03-05
    • Invited
  • [Presentation] On Multiple Path Testability of Delay Fault Design-for-testability Circuit2015

    • Author(s)
      Ryosuke Mori, Hiroyuki Yotsuyanagi, Masaki Hashizume
    • Organizer
      2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
    • Place of Presentation
      台湾科技大学(台北,台湾)
    • Year and Date
      2015-03-05 – 2015-03-05
  • [Presentation] On Generating Test Patterns for Time-to-digital Converter Embedded in Boundary-scan2015

    • Author(s)
      Keigo Hamada, Hiroyuki Yotsuyanagi, Masaki Hashizume
    • Organizer
      2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
    • Place of Presentation
      台湾科技大学(台北,台湾)
    • Year and Date
      2015-03-05 – 2015-03-05
  • [Presentation] Delay Line Embedded in Boundary Scan for Testing TSVs2014

    • Author(s)
      Hiroyuki Yotsuyanagi, Hiroki Sakurai, Masaki Hashizume
    • Organizer
      Fifth IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits
    • Place of Presentation
      Washington State Convention Center (シアトル,アメリカ合衆国)
    • Year and Date
      2014-10-24 – 2014-10-24
  • [Presentation] TDC組込み型バウンダリスキャン回路を用いた実測によるタイミング余裕の検証2014

    • Author(s)
      櫻井 浩希, 四柳 浩之, 橋爪 正樹
    • Organizer
      電子情報通信学会ソサイエティ大会
    • Place of Presentation
      徳島大学(徳島県徳島市)
    • Year and Date
      2014-09-23 – 2014-09-23
  • [Presentation] 順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計2014

    • Author(s)
      石場 隆之, 四柳 浩之, 橋爪 正樹
    • Organizer
      電気関係学会四国支部連合大会
    • Place of Presentation
      徳島大学(徳島県徳島市)
    • Year and Date
      2014-09-13 – 2014-09-13
  • [Presentation] 遅延故障検査容易化設計用タイミング余裕計測回路の提案2014

    • Author(s)
      濱田 圭吾, 四柳 浩之, 橋爪 正樹
    • Organizer
      電気関係学会四国支部連合大会
    • Place of Presentation
      徳島大学(徳島県徳島市)
    • Year and Date
      2014-09-13 – 2014-09-13

URL: 

Published: 2016-06-01  

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