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2015 Fiscal Year Annual Research Report

大域的超低エネルギー化を実現するLSI抽象モデルと上位下位統合化LSI設計技術

Research Project

Project/Area Number 25280017
Research InstitutionWaseda University

Principal Investigator

戸川 望  早稲田大学, 理工学術院, 教授 (30298161)

Co-Investigator(Kenkyū-buntansha) 木村 晋二  早稲田大学, 理工学術院, 教授 (20183303)
Project Period (FY) 2013-04-01 – 2016-03-31
Keywords高位合成 / 低エネルギー / 低消費電力 / LSI抽象モデル / 統合化アルゴリズム
Outline of Annual Research Achievements

平成27年度において以下の研究に取り組んだ:
(V-1) 低エネルギー統合化LSI自動合成技術の構築(フェーズ2-周波数制御) (研究代表者担当): 平成27年度は低エネルギー統合化LSI設計技術の構築にあたり,まず静的周波数制御・動的周波数制御に着目し,周波数『意味結合』モジュールを形成することにより,上位下位統合化低エネルギー化統合化LSI設計技術を確立した.周波数によって意味結合されたモジュールに対して,最適な周波数を静的あるいは動的に供給し,また異なる周波数を持つモジュール間のタイミングを最適制御することによって,性能を維持したまま低エネルギー化を実現した.
(V-2) 低エネルギー統合化LSI自動合成技術の検証(フェーズ2-周波数制御) (研究分担者: 木村晋二教授担当): (V-1)によって提案・構築された上位下位低エネルギー統合化LSI設計技術のアルゴリズムにおいて,これによって設計された集積回路の検証を行った.周波数によって意味結合されたモジュールから形成される抽象モデルに着目して検証を行った.
上記(V-1)と(V-2)の結果ならびに平成25年度~平成27年度に得た(I)~(IV)までの結果を統合することで,最終的に低エネルギー統合化LSI自動合成技術全体を構築した.いくつかのベンチマークアプリケーションに適用し,提案した低エネルギー統合化LSI自動合成技術を評価した結果,既存のアルゴリズムの組み合わせと比較して最大で50%を超える低エネルギー化を達成した.これは本研究の当初の目標を達成したものであり,提案技術が成功したものと判断できる.

Research Progress Status

27年度が最終年度であるため、記入しない。

Strategy for Future Research Activity

27年度が最終年度であるため、記入しない。

Causes of Carryover

27年度が最終年度であるため、記入しない。

Expenditure Plan for Carryover Budget

27年度が最終年度であるため、記入しない。

  • Research Products

    (12 results)

All 2016 2015 Other

All Journal Article (1 results) (of which Peer Reviewed: 1 results,  Acknowledgement Compliant: 1 results) Presentation (10 results) (of which Int'l Joint Research: 2 results) Remarks (1 results)

  • [Journal Article] ECC-based bit-write reduction code generation for non-volatile memory2015

    • Author(s)
      Masashi Tawada, Shinji Kimura, Masao Yanagisawa, and Nozomu Togawa
    • Journal Title

      IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences

      Volume: E98-A Pages: 2494,2504

    • DOI

      10.1587/transfun.E98.A.2494

    • Peer Reviewed / Acknowledgement Compliant
  • [Presentation] クリティカルパス最適化フロアプラン指向FPGA高位合成手法のアプリケーション適用評価2016

    • Author(s)
      藤原晃一, 川村一志,柳澤政生, 戸川望
    • Organizer
      電子情報通信学会総合大会
    • Place of Presentation
      福岡市
    • Year and Date
      2016-03-15 – 2016-03-18
  • [Presentation] A delay variation and floorplan aware high-level synthesis algorithm with body biasing2016

    • Author(s)
      Koki Igawa, Youhua Shi, Masao Yanagisawa, and Nozomu Togawa
    • Organizer
      IEEE International Symposium on Quality Electronic Design (ISQED)
    • Place of Presentation
      Santa Clara, CA
    • Year and Date
      2016-03-15 – 2016-03-16
    • Int'l Joint Research
  • [Presentation] フロアプラン指向高位合成を用いたレジスタ分散型アーキテクチャ回路のFPGA実装2016

    • Author(s)
      藤原晃一, 川村一志,柳澤政生, 戸川望
    • Organizer
      電子情報通信学会VLSI設計技術研究会
    • Place of Presentation
      那覇市
    • Year and Date
      2016-02-29 – 2016-03-02
  • [Presentation] タイミングエラー耐性を持つAES暗号回路の設計2016

    • Author(s)
      吉田慎之介,史又華,柳澤政生,戸川望
    • Organizer
      電子情報通信学会VLSI設計技術研究会
    • Place of Presentation
      那覇市
    • Year and Date
      2016-02-29 – 2016-03-02
  • [Presentation] 冗長符号化を用いたマルチレベルセル不揮発性メモリ書き込み量削減2016

    • Author(s)
      多和田雅師, 木村晋二, 柳澤政生, 戸川望
    • Organizer
      電子情報通信学会VLSI設計技術研究会
    • Place of Presentation
      横浜市
    • Year and Date
      2016-01-19 – 2016-01-22
  • [Presentation] 動的遅延ばらつきに対する適応性を考慮したフロアプラン指向高位合成手法の検討2016

    • Author(s)
      井川昂輝, 柳澤政生, 戸川望
    • Organizer
      電子情報通信学会VLSI設計技術研究会
    • Place of Presentation
      横浜市
    • Year and Date
      2016-01-19 – 2016-01-22
  • [Presentation] タイミングエラー予測回路によるデータ依存最適化回路設計とそのFPGA評価2015

    • Author(s)
      川村一志, 柳澤政生, 戸川望
    • Organizer
      電子情報通信学会VLSI設計技術研究会
    • Place of Presentation
      長崎市
    • Year and Date
      2015-12-01 – 2015-12-03
  • [Presentation] 配線遅延とクロックスキューを利用したフロアプラン指向FPGA高位合成手法2015

    • Author(s)
      藤原晃一, 川村一志, 柳澤政生, 戸川望
    • Organizer
      電子情報通信学会VLSI設計技術研究会
    • Place of Presentation
      長崎市
    • Year and Date
      2015-12-01 – 2015-12-03
  • [Presentation] 回路面積を考慮した不揮発性メモリ書き込み削減符号生成手法2015

    • Author(s)
      多和田雅師, 木村晋二, 柳澤政生, 戸川望
    • Organizer
      電子情報通信学会VLSI設計技術研究会
    • Place of Presentation
      長崎市
    • Year and Date
      2015-12-01 – 2015-12-03
  • [Presentation] Clock skew estimate modeling for FPGA hjigh-level synthesis and its application2015

    • Author(s)
      Koichi Fujiwara, Kazushi Kawamura, Masao Yanagisawa, Nozomu Togawa
    • Organizer
      2015 IEEE 11th International Conference on ASIC
    • Place of Presentation
      Chengdu, China
    • Year and Date
      2015-10-27 – 2015-10-30
    • Int'l Joint Research
  • [Remarks] Cベース設計

    • URL

      http://www.togawa.cs.waseda.ac.jp/research/high_synthesis/high.html

URL: 

Published: 2017-01-06  

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