2015 Fiscal Year Research-status Report
次世代超高速イーサネットのためのネットワーク侵入検知ハードウェアに関する研究
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26330069
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| Research Institution | Hiroshima City University |
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Principal Investigator |
若林 真一 広島市立大学, 情報科学研究科, 教授 (50210860)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | ネットワーク侵入検知 / スクリーニング / FPGA / 正規表現 |
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| Outline of Annual Research Achievements |
本研究では，高速インターネットへの対応とハードウェアリソースの削減を同時に実現することを目的として従来のネットワーク侵入検知システム（NIDS）の入力部分にスクリーニング回路と呼ばれるネットワーク上を流れるパケットを高速に検査するための回路を導入することを提案する．
提案スクリーニング回路では，ウィルスパターンを表現する正規表現で表される正規集合（正規言語) の各要素（文字列)に対し，先頭からp 文字までの部分文字列をスクリーニングパターンとしてインターネットを流れるパケット（データ) とマッチングを行う．もし，マッチングに成功すれば，ウィルスの可能性があるものとして，従来のNIDS ハードウェアでウィルス検知を行う．もし，マッチングに成功しなければ，ウィルスを含んでいる可能性はないものとして，パケットを通過させる．
提案スクリーニング回路はkバイト遷移NFAに基づき構成され，q段のストリングマッチング回路の縦続接続として構成される．ストリングマッチング回路では，ウィルスパターンの先頭からqk文字のマッチングを実現し，マッチングに成功すればウィルスの可能性があると判定する．
本年度の研究において，スクリーニング回路の回路記述を生成するツールのプロトタイプを開発した．開発したプロトタイプは一部のSnortルールに対して，スクリーニング回路の回路記述を生成する．
開発した回路記述生成ツールを用いてSnortルールからスクリーニング回路の回路記述を生成し，論理合成ツールを用いてFPGA上に回路を実現した．生成された提案スクリーニング回路が処理可能なネットワーク伝送速度は7.8Gbpsから15.1Gbpsとなり，10Gbps以上の高速ネットワークに提案回路が対応可能なことが確認された．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
スクリーニング回路の回路記述生成ツールのプロトタイプ開発が平成27年度中に実施できたのはほぼ当初の予定通りである．ただし，ツールが変換可能なウィルスパターンに制約があり，この点の改良が今後の課題である．
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| Strategy for Future Research Activity |
回路記述生成ツールへの入力となるウィルスパターンの制約をなくすことを目的として研究を進める．そのために，現在のツールでは変換できないウィルスパターンである量指定子や先読み演算、後方参照を含むウィルスパターンに対し，スクリーニングのためにどのようなパターンを生成し，スクリーニング回路として実現すればよいかについて研究を進める．
また，提案システムにおいては，連続して入力される一連のパケットに対し，スクリーニング回路がウィルスを含む可能性があると判定する可能性がある．このような場合，ウィルス検知回路が連続して動作することになり，システム全体のスループットの低下を招く．このような状況におけるシステムの振る舞いについてもシミュレーションにより検証し，目標とするNIDシステムのスループット達成に必要となるスクリーニング回路とウィルス検知回路のスループット，あるいは回路中で必要となるパケットバッファのサイズ等に関して有用な知見を得る．
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| Causes of Carryover |
当初の計画では研究成果を平成27年度中に開催される国際会議において発表することを予定していたが，平成28年9月に開催される国際会議で発表することにしたので，旅費を使用しなかった．
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| Expenditure Plan for Carryover Budget |
平成28年9月に開催される国際会議（International Conference on Field Programmable Logic and Applications）での発表を予定しており，平成27年3月末に論文を投稿した．また，関連論文を平成28年12月に開催される国際会議（International Conference on Field Programable Technology）にも投稿する予定としており，それらの国際会議に論文が採録されれば論文発表のための海外出張を予定している．また，回路設計の設計時間短縮のために高性能デスクトップPCを購入する予定である．
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