2014 Fiscal Year Research-status Report
タイミングエラー予測によるばらつき耐性を有するLSI設計技術に関する研究
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26330073
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| Research Institution | Waseda University |
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Principal Investigator |
史 又華 早稲田大学, 高等研究所, 准教授 (70409655)
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2014-04-01 – 2017-03-31
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| Keywords | タイミングエラー / ばらつき耐性 |
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| Outline of Annual Research Achievements |
半導体プロセスの微細化に伴って、チップのばらつきの増加が回路設計における大きな問題となりつつある。従来のLSI（大規模集積回路）設計手法は、設計時タイミングマージンを十分確保することを前提条件とした、ワーストケースに基づいた方法である。ばらつきが増大していくと大きなタイミングマージンを要し、結果として見込み通りの高速化あるいは低エネルギー化の効果が得られるとは限らない。そのため、ばらつきを考慮したワーストケース設計からの脱却を実現するLSI設計技術が期待されている。本研究は、既存ワーストケースに基づいた設計の問題点を解決する技術として、タイミングエラーを処理途中段階に予測することにより、ばらつき耐性を持つタイミングマージンを削減するLSI設計技術の確立を目指す。
平成26年度では、研究計画全体の基礎となる研究項目（I）タイミングエラー予測回路設計の研究を実施した。タイミングエラーを「検出」するのでなく、「処理途中の信号遷移を監視し、その信号変化のタイミングを用いてタイミングエラーが起きるかどうかを予測する」ことに基づき、タイミングエラー予測回路を提案した。そしてタイミングエラーが予測される場合には、エラー回避のために、クロック制御（クロックゲーティング）する。また、予測回路挿入位置・個数最適化手法も提案した。実験結果より、提案最適化手法によってチェックポイントの個数の平均を約1/19に削減、面積の平均を約1/5に削減できた。また、最大動作周波数とスループットがそれぞれ1.4倍と1.31倍に向上できた。
提案したタイミングエラー予測・回復回路は、場合によってはタイミングエラーでないものをエラーと予測する可能性がある。この問題を解決するために、平成27年度には、更にタイミングエラー予測精度を向上させる設計技術に関する研究を行うことを予定している。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度は、主に、研究計画全体の基礎となる研究項目（I）タイミングエラー予測回路設計の研究を実施した。また、次のスッテプとして、タイミングエラー予測回路挿入位置・個数最適化手法に関する研究も行った。以上より、最初年度である本年度において、研究は当初の計画通り順調に進んでいる。
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| Strategy for Future Research Activity |
平成27年度には、タイミングエラー予測精度を向上させる技術の構築・検証を行う。本年度提案したタイミングエラー予測・回復回路は、場合によってはタイミングエラーでないものをタイミングエラーと予測する可能性がある (over-estimation)。この問題を解決するために、平成27年度には、チェックポイント (CP)の最適化及び予測精度を向上させる設計技術に関する研究を行う。更に、様々なLSI回路 (乗算回路、ベンチマークなど中大規模回路程度を想定) に提案したタイミングエラー予測・回復回路を導入し、動作確認・検証する。
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| Causes of Carryover |
本助成金で国際会議の出張を計画していたが、NEDOの研究成果を招待講演となり、NEDOの研究費で出張することとなった。本研究には支障はなかった。
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| Expenditure Plan for Carryover Budget |
本助成金の研究成果を国際会議での発表を予定している。
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