2015 Fiscal Year Annual Research Report
再構成型HPCシステムにおけるデバイス間の高速通信基盤の開発
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26730032
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| Research Institution | Kawasaki University of Medical Welfare |
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Principal Investigator |
近藤 真史 川崎医療福祉大学, 医療技術学部, 講師 (90590133)
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| Project Period (FY) |
2014-04-01 – 2016-03-31
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| Keywords | GASLシステム / 非同期式回路 / アービタ / リングバス / FPGA |
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| Outline of Annual Research Achievements |
提案したリングセグメントバス(RSB)型GALSシステムに対する分散型アービタのFPGA実装とその性能評価を行った．
まず，RSBにおけるFPGA間の通信は，アービタ間で非同期的に交わされるパラレル通信と，バスを接続後にFPGA内のコンポーネント間で交わされるシリアル通信に大別される．前者については，バスの構築頻度を勘案すると高速な伝送速度は冗長となるため，GPIOを用いたシングルエンド伝送とする．一方，後者には大容量のデータ転送を想定し，SMAケーブルを用いた高速な差動伝送により実現する．以上の異なる伝送方式を実現するため，本研究ではXilinx XM105拡張カード(GPIO×40)とXM104(SMA×8)により，同社製FPGA KC705のIOを拡張し，これを単位として4つのFPGAからなるRSBの実装環境を構築した．これに分散型アービタを実装し，ロジックアナライザにより内部信号を観測した結果，バスの構築・解放動作および並列構築など，分散型アービタにおける所望の動作を全て確認することができた．
次に，RSBの性能を明らかとするとためGALSシステムの性能評価ツールを開発した．本ツールでは，確率時限ペトリネット(STPN)によりモデル化されたGALSシステムを入力として，モンテカルロ法に基づいて速度性能を算出するものであり，STPNの入力インタフェースと行列圧縮による高速評価機能を備えている．また，モデル化の際における動作の正しさを保証するため，モデル検査によるSTPNの自動検証手法を導入している．以上に基づいて，FPGA実装時のシミュレーション結果から動作ごとの遅延情報を抽出して性能評価を行った．その結果，RSBは既存のバス構成に比して約3倍の速度性能を実現可能であり，特にFPGA数が少なくその間のバス遅延が小さい場合にその傾向が顕著に現れることが示唆された．
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