2015 Fiscal Year Annual Research Report
J-PARC二次ビーム高強度化のための汎用トリガーモジュールの開発
Publicly Offered Research
| Project Area | Nuclear matter in neutron stars investigated by experiments and astronomical observations |
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| Project/Area Number |
15H00838
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| Research Institution | Osaka University |
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Principal Investigator |
本多 良太郎 大阪大学, 理学(系)研究科(研究院), 研究員 (30748877)
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| Project Period (FY) |
2015-04-01 – 2017-03-31
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| Keywords | 電子回路 / FPGA / DAQ |
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| Outline of Annual Research Achievements |
27年度はFPGA high-resolution TDCのデータを処理するメインのロジック基板の開発を行い、製造した。基板はVME 6U規格でVME J1の+5Vで動作する。また、+5VのACアダプタをサポートしており、VMEクレートを用いず単体で動作させることができる。高価なクレートを準備しなくても利用できるため、汎用性を高めることができた。データ通信には1 GbpsのPHYを採用して、FPGA内部のSiTCPで通信を行う。入出力ポートはNIM規格のI/Oがそれぞれ4つずつ、およびLVDS/ECL信号を64ch受けるつけることが出来る固定入力ポートが存在する。FPGA にはXilinx社のKintex7 KC7X160T-1FGB676Cを採用した。本基板にはVME 1Uサイズのメザニンを挿すスロットが2つ搭載されている。メザニンとメインのFPGAはLVDS 32ペアでデータのやり取りを行うことが出来る。ここへ搭載するメザニンとして本年度はまず、LVDS信号を32ch受け付けるメザニンを開発して、製造した。これによって本ロジック回路全ての信号線の試験を行う。
同時にFPGA high-resolution TDCについても研究を行った。他の回路上に実装されているSPARTAN6を利用して、FPGA high-resolution TDCの実装試験を行った。試験では簡単のためにWave Union TDCではなく、Plane TDCと呼ばれるシングルエッジを検出するタイプのTDCを実装した。クロック信号を用いた試験の結果、TDCとして30 ps以下の時間分解能が得られることを確認した。これは入力チャンネル1番と2番の時間差で定義されており、実験者が実際に観測できる時間分布の幅である。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
27年度はトリガー生成するためのメインのロジック回路の開発とFPGA high-resolution TDCの開発を行うことを計画していた。前者のメインロジック回路基板は予定通り納品された。研究計画ではメインロジック基板はNIM規格となる予定だったが、基板価格を抑えるためにVME規格の採用となった。そのため、基板背面に通信ポートを配置することができなくなったため、SpaceWireの実装は見送られた。変わりにVME J0バスのサポートを行った。ネットワーク通信規格については、研究計画では100 Mbpsを計画していたが、設計を見直して1 Gbpsを搭載することができた。
後者のFPGA HR-TDCについては30 psの時間分解能を得ることが開発の難しい部分であり、28年度へ持ち越すこともありえるとしていたが、予想よりも早く目標分解能を得ることが出来た。また、研究計画ではWave Union TDCの実装を目標としていた。しかし、今回実装したシングルエッジを検出するタイプである、Plane TDCであっても目標としていた30 psを達成できることがわかった。この事は実装面において大きな成果である。Wave Union TDCは二重エッジを作り出すために、Tapped delay lineの先頭にランチャーと呼ばれる機構を埋め込まなくてはならない。よって、その分だけdelay lineが長くなりリソースを余分に消費する。これらの理由により、当初の計画以上に進展していると判断した。
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| Strategy for Future Research Activity |
まず最初にメインのロジック基板の通信用ファームウェアを開発する。SiTCPにはTCP通信とUDP通信が用意されており、このうちTCP通信は高速な1方向データ通信に用いられ、UDPはパラメータの設定や状態の読み出しなど双方向通信が必要だがゆっくりで良い種類の通信に用いられる。TCP通信はPHYの限界である1 Gbpsで動作させることを目指して、可能な限りパイプライン化を施し不感時間0を目指す。UDP通信はメザニンへのパラメータ設定に不可欠である。どのようなメザニンを搭載してもメインロジック基板のファームウェア改変を行わずに対応しなければならないため、アドレス空間の管理に気をつけて開発をおこなう。
次に、FPGA high-resolution TDCの実装のめどが立ったため、研究計画どおりFPGA HR-TDC用のメザニン基板の開発を行う。本基板にはKintex7 KC7X70Tの搭載を予定している。時間分解能を損ねる可能性のあるシングルエンド信号を排除して、全ての信号線をLVDSとする。全ての信号線を差動にするため、10層基板を想定している。また、電源ノイズの影響を減らすために、1.8V以下の電位はLDOで生成する。本基板に32ch分のHR-TDCを実装して、性能試験を行う。目標どおりの時間分解能を得られることを確認した後、メイン基板にトリガー生成回路を組み込んで、不感時間0の高速汎用トリガーモジュールとして完成させる。
その後は今年度J-PARC K1.8ビームラインで予定されているビームタイム中に動作試験を行う。
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Research Products
(2 results)
