| Budget Amount *help |
¥3,200,000 (Direct Cost: ¥3,200,000)
Fiscal Year 2004: ¥1,400,000 (Direct Cost: ¥1,400,000)
Fiscal Year 2003: ¥1,800,000 (Direct Cost: ¥1,800,000)
|
|---|
| Research Abstract |
本研究では,実数ZCZ有限長系列を用いたM-ary/DS-SS通信モデムのベースバンド処理部の小規模な構成法を提案し、実際にそれをLSIで試作を行った。
実数ZCZ有限長系列セットは,その非周期自己相関関数が端点を除き直交し,相互相関関数がある区間において0となる系列セットである。そのため,この系列を用いたM-ary/DS-SS通信では,系列同士を干渉なく識別することが出来る。しかしながら、実数値をとる系列であるために回路規模が大規模になることが問題となっていた。
受信側で用いるマッチフィルタについては,系列を隼成するときに用いた実数直交有限長系列に対するマッチトフィルタを縦続接続させて構成し,さらに共通部分を共有化することによって回路規模を減少させる構成法を提案した。また、送信側で用いる符号発生器については,上記構成のマッチトフィルタを用いることによって小規模な回路で実現できるツリー型符号発生器を提案した。これは、マッチトフィルタのインパルス応答が系列の時間反転波形になることを利用している。これによると,系列セット内の各系列に対する複数のマッチトフィルタに入力するインパルス信号の入力端子と入力タイミングを制御するだけで簡単に,所望の系列を発生させることができる。
これらの構成法を適用した、系列長129,系列数8,無相関区間3の実数ZCZ有限長系列を用いたM-ary/DS-SS通信モデムのベースバンド処理部を,東京大学大規模集積システム設計教育研究センタ(VDEC)を介して,実際にLSIの試作を行った。設計は,ハードウェア記述言語の一つであるverilog HDLを用い,シミュレーションはメンターグラフィックス社のmodel sim,またはケーデンス社のverilogXLを,論理合成は,シノプシス社のDesign Compilerを,配置配線には,シノプシス社のApolloを,デザインルールチェック(DRC)とレイアウト対スケマティック(LVS)には,メンターグラフィックス社のCalibreをそれぞれ用いた。試作したLSIは、電源電圧が3.3V、チップ寸法が4.9mm角のCMOS 0.35μmプロセスのLSI(ローム社)である。その結果、送信側、受信側合わせて、系列長129のマッチトフィルタを16個含んでいるのにもかかわらず、2入力のNANDゲート換算で約7.7万ゲートの規模で実装できた。また、80MHzのクロックで動作することが確認できた。これはチップレートが80Mcpsであることを意味する。動作確認の結果、理論通り、同期点の前後1チップの区間において、他の系列による干渉を抑圧出来ていることが確認できた。
|
