Architecture and Circuit-Level Co-Design for Low-Power High-Performance Microprocessor
| Project/Area Number |
18200002
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| Research Category |
Grant-in-Aid for Scientific Research (A)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Research Field |
Computer system/Network
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| Research Institution | The University of Tokyo |
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Principal Investigator |
NAKAMURA Hiroshi The University of Tokyo, 先端科学技術研究センター, 准教授 (20212102)
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| Co-Investigator(Kenkyū-buntansha) |
NAKAMURA HIROSHI 東京大学, 先端科学技術研究センター, 准教授 (20212102)
IMAI MASASHI 東京大学, 駒場オープンラボラトリー, 特任准教授 (70323665)
KONDO MASAAKI 電気通信大学, 大学院・情報システム学研究科, 准教授 (30376660)
USAMI KIMIYOSHI 芝浦工業大学, 工学部, 教授 (20365547)
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| Project Period (FY) |
2006 – 2008
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| Project Status |
Completed (Fiscal Year 2008)
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| Budget Amount *help |
¥48,880,000 (Direct Cost: ¥37,600,000、Indirect Cost: ¥11,280,000)
Fiscal Year 2008: ¥12,480,000 (Direct Cost: ¥9,600,000、Indirect Cost: ¥2,880,000)
Fiscal Year 2007: ¥16,380,000 (Direct Cost: ¥12,600,000、Indirect Cost: ¥3,780,000)
Fiscal Year 2006: ¥20,020,000 (Direct Cost: ¥15,400,000、Indirect Cost: ¥4,620,000)
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| Keywords | 低消費電力 / 動的リーク電力 / パワースイッチ / 命令実行制御 / 命令時効制御 |
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| Research Abstract |
本研究では、パワースイッチと呼ばれる回路技術を活用したパワーゲーティング手法を用いて、高性能プロセッサの低消費電力化を実現することを目指した研究を遂行した。回路技術とアーキテクチャ、コンパイラという異なる設計階層間の協調により電源制御を統合的に行なった点が特徴である。それぞれの階層間が協調して低電力化を達成するための基盤技術として、パワーゲーティングを有効活用するための命令レベルにおける制御手法、コードの解析によるソフトウェアからの指示に基づくパワーゲーティングを実現するコンパイラ手法、パワースイッチによる空間的・時間的なオーバーヘッドを低減する回路技術の開発を行なった。また、シミュレーション評価によりこれらの手法がプロセッサのリーク電力を大幅に削減可能であることを示した。
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Report
(4 results)
Research Products
(60 results)
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[Presentation] Design and Implementation of Fine-grain Power Gating with Ground Bounce Suppression2009
Author(s)
K.Usami, T.Shirai, T.Hashida, H.Masuda, S.Takeda, M.Nakata, N.Seki, H.Amano, M.Namiki, M.Imai, M.Kondo, and H.Nakamura
Organizer
22nd International Conference on VLSI Design (VLSI Conference'09)
Place of Presentation
(381-386)
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