A studay for SRAM Terminal Biasing Scheme for Ultra-Low Operating Voltage Applications for NanoMeter Era
| Project/Area Number |
19560363
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Fukuoka Institute of Technology |
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Principal Investigator |
YAMAUCHI Hiroyuki Fukuoka Institute of Technology, 情報工学部, 教授 (70425239)
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| Project Period (FY) |
2007 – 2008
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| Project Status |
Completed (Fiscal Year 2008)
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| Budget Amount *help |
¥3,900,000 (Direct Cost: ¥3,000,000、Indirect Cost: ¥900,000)
Fiscal Year 2008: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
Fiscal Year 2007: ¥2,600,000 (Direct Cost: ¥2,000,000、Indirect Cost: ¥600,000)
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| Keywords | SRAM / SRAMスケーリング / スタティックノイズマージン / ライトマージン / マージンアシスト回路 / EOTのスケーリング / σVtのスケーリング / セルトポロジー |
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| Research Abstract |
SRAMのサイズスケーリングのベースに影響を与える可能性のあるSRAMセルトポロジーとマージンアイッスト方式の技術について調査し、スケーリングのペースに与える影響を定量的に求め、45nm以降15nm迄のプロセススケーリングを考慮した各種アシスト回路のマージンアシスト回路方式の予測を行い、最もサイズスケーリングのペースを速くできるSRAMセルトポロジーとマージンアシスト回路を明らかにした。
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Report
(3 results)
Research Products
(40 results)
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[Presentation] A 0.6V 45nm Adaptive Dual-rail SRAM Compiler Circuit Design for Lower VDD_min VLSIs2008
Author(s)
Y. H. Chen, W. M. Chan, S. Y. Chou, H. J. Liao, H. Y. Pan, J. J. Wu, C. H. Lee, S. M. Yang, Y. C. Liu, TSMC, Taiwan, Hiroyuki Yamauchi
Organizer
IEEE Symposium on VLSI Circuit
Place of Presentation
Honolulu Hawaii USA Hilton Hawaiian Village
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