| Project/Area Number |
20K11724
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Hirosaki University |
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Principal Investigator |
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| Co-Investigator(Kenkyū-buntansha) |
石川 幸男 弘前大学, 農学生命科学部, 教授 (80193291)
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| Project Period (FY) |
2020-04-01 – 2023-03-31
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| Project Status |
Completed (Fiscal Year 2022)
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| Budget Amount *help |
¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000)
Fiscal Year 2022: ¥1,950,000 (Direct Cost: ¥1,500,000、Indirect Cost: ¥450,000)
Fiscal Year 2021: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2020: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000)
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| Keywords | センサノード / エナジーハーベスティング / 低消費エネルギー / 低電圧動作 / ノイズ耐性 / デカップリング容量 / オンチップ電源網 / 電源インピーダンス |
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| Outline of Research at the Start |
機材の設置およびメンテナンスが困難な世界自然遺産の核心地域においても、低消費エネルギーで故障なく連続稼働し、気象・地象・生態系のモニタリングが確実に行えるセンサノードの実現を目的とする。センサノードの核となる半導体集積回路では、低温下における特性変動による消費エネルギー増加と、単セルの太陽電池でも動作可能な低消費エネルギーを実現するための超低電圧動作において動作リセットなどの一時故障頻度が高い、という問題があった。本研究では低消費エネルギーとノイズ耐性を両立する集積回路の構成法を構築し、メンテナンスが不要の気象・地象・生態系センサノードを実現する。
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| Outline of Final Research Achievements |
In order to increase the energy efficiency of a micro processor without using a pipeline, a 180nm CMOS process ASIC has been prototyped with a single stage configuration that executes a series of processes in one clock by operating the data memory asynchronously. In addition, we ported to 65nm SOTB process with variable back gate bias voltage, and searched for power supply voltage and back gate voltage to realize low energy consumption operation. In addition, through device analysis, circuit analysis, numerical analysis, and TEG (Test Element Group) measurements, we clarified nF-order capacitance that can be formed or placed on thin-film BOX SOI integrated circuits.
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| Academic Significance and Societal Importance of the Research Achievements |
従来、集積回路の電源網設計においては、電源ノイズの低減をはかるために配置される容量素子には、主にシリコン基板内部の接合容量やMOS容量素子が用いられてきた。本研究においては、最上層配線、およびさらにその上に形成可能な再配線層に着目し、これらに容量素子を配置することで総容量を増加し、低電源電圧下においてもプロセッサの安定した動作を実現することができることを示した。本研究の手法は、将来のグラフェントランジスタなど低電源電圧動作の半導体集積回路、およびそれらを搭載するシステムにも広く応用することが可能であり、波及効果を有する。また、本研究はメンテナンス不要なセンサノードの実現に貢献する。
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