| Project/Area Number |
20K14786
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| Research Category |
Grant-in-Aid for Early-Career Scientists
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| Allocation Type | Multi-year Fund |
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| Review Section |
Basic Section 21060:Electron device and electronic equipment-related
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| Research Institution | The University of Tokyo |
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Principal Investigator |
Xu Zule 東京大学, 大学院工学系研究科(工学部), 特任講師 (50778925)
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| Project Period (FY) |
2020-04-01 – 2022-03-31
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| Project Status |
Completed (Fiscal Year 2021)
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| Budget Amount *help |
¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000)
Fiscal Year 2021: ¥2,210,000 (Direct Cost: ¥1,700,000、Indirect Cost: ¥510,000)
Fiscal Year 2020: ¥1,950,000 (Direct Cost: ¥1,500,000、Indirect Cost: ¥450,000)
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| Keywords | 自動配置配線可能なアナログ回路 / アナログ集積回路の設計自動化 / アナログ集積回路設計自動化 |
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| Outline of Research at the Start |
アナログ・デジタル混載集積回路開発時間の大幅な短縮を可能にする。従来では手設計されているアナログ回路に自動設計可能な構成と手法を提案し、高性能化・低消費電力化をしながら、開発の高速化を目的とする。信号獲得に不可欠であるAD変換器、システム動作に必要な位相同期回路、および最近提唱されたアナログニューラルネットワークに着目し、実チップで実測実証する。実用化に充分な性能で高速開発を実現できるようになったら、少人数研究開発グループでも、より大規模なシステム研究の加速および多様な仕様への迅速な対応が可能となる。
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| Outline of Final Research Achievements |
1) An 8-bit synthesizable ADC was designed, implemented, and verified with post-layout simulation. Its paper with verification result was accepted by IEEE TVLSI. 2) The proposed MOS capacitor and the related comparator were analyzed, and their analysis papers were accepted by Springer and JJAP, respectively. 3) A synthesizable PLL was realized and evaluated on silicon. Its paper was accepted by IEEE A-SSCC and was invited to IEEE JSSC (being reviewed). 4) Techniques proposed and developed in this research were employed to other types of PLLs. Two papers were accepted by the top-level conference IEEE VLSIC.
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| Academic Significance and Societal Importance of the Research Achievements |
進展しているスマート社会において、集積回路の多品種化とその研究開発の大規模化が見通され、本研究の成果により、センサーノードにおける重要かつ複雑なADC・PLL回路の開発時間の大幅な短縮を期待でき、集積回路開発の高速化・低コスト化、および少人数チームでもイノベーションの加速を貢献する。学術的意義については、自動配置配線可能なアナログ回路における主な課題は、配置配線による予測不可能な寄生素子が生じ、アナログ回路の線形性に大きく劣化させるということである。この課題に対し、本研究ではADCおよびPLLに様々な新規手法を提案・実証して結果を発表した。
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