Design for Testability Methodology for Multi-Input/Output Asynchronous Sequential Elements
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21K11820
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Nara National College of Technology |
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Principal Investigator |
岩田 大志 奈良工業高等専門学校, 情報工学科, 准教授 (50613139)
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| Co-Investigator(Kenkyū-buntansha) |
山口 賢一 奈良工業高等専門学校, 情報工学科, 教授 (50370010)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Project Status |
Completed (Fiscal Year 2023)
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| Budget Amount *help |
¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000)
Fiscal Year 2023: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2022: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000)
Fiscal Year 2021: ¥2,080,000 (Direct Cost: ¥1,600,000、Indirect Cost: ¥480,000)
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| Keywords | 排他制御素子 / スキャン設計 / 非同期式回路 / テスト容易化設計 |
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| Outline of Research at the Start |
ICT社会基盤を支えるVLSIには非同期式回路の利用が進んでいるが，製造したVLSIに故障が存在するか否かを診断するテスト技術は発展途上である．非同期式回路のテストが難しい最大の理由は，多種多様な順序素子が回路設計に用いられることである．特に多入力・多出力の順序素子に対するテスト容易化設計法が実現できていない．本研究課題では，既存の同期式テスト容易化設計技術の概念にとらわれることなく，多入力多・出力の順序素子に対するテスト容易化設計法を提案する．提案手法によって，非同期式回路設計のボトルネックであるテスト技術をブレイクスルーし，高品質で高性能なVLSIの高信頼設計を可能とする．
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| Outline of Annual Research Achievements |
本研究では多入力・多出力の非同期式順序素子を対象としたテスト容易化設計を標準化することを目的としている。昨年度までに２入力２出力の排他制御素子に対してゲートレベル、トランジスタレベルでのスキャン素子設計とテスト手法を提案している。本年度は主に３つの研究成果があった。
①２入力２出力の排他制御素子に対してレイアウトレベル設計を行った。また、昨年度設計したレイアウトレベルのスキャンＣ素子をスタンダードセルに対応するよう設計変更した。この２つのスキャン素子を搭載した試作チップを設計し、FPGAによる動作検証を始めている。この成果により、スキャンＣ素子を用いた設計フローが確立し、非同期式回路のテスト容易化設計の自動化が可能となる。
②３入力３出力の排他制御素子に対して、スキャン設計手法とテスト手法を提案した。また、３入力３出力のスキャン排他制御素子を応用し、ｎ入力ｎ出力の排他制御素子に対するスキャン設計法を提案した。また、その一環として５入力５出力の排他制御素子に対するテスト手法を提案している。この成果から任意の順序素子に対するスキャン設計法やテスト法を提案できる可能性があることを示した。
③多入力多出力に適したスキャンシフト法の提案のために、２入力２出力のスキャン排他制御素子に対して木構造・ループバック構造・メッシュ構造の実現方法を評価し、木構造を用いたスキャンシフトを実現するためには現状のスキャン機能を大きく変更する必要があることを示した一方、メッシュ構造については現状のスキャン機能をそのまま利用できることを示した。
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Report
(3 results)
Research Products
(8 results)
