Development Framework of VLSI Circuits and Systems Free from Hardware Trojans
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22H04999
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| Research Category |
Grant-in-Aid for Scientific Research (S)
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| Allocation Type | Single-year Grants |
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| Review Section |
Broad Section J
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| Research Institution | Kobe University |
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Principal Investigator |
永田 真 神戸大学, 科学技術イノベーション研究科, 教授 (40274138)
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| Co-Investigator(Kenkyū-buntansha) |
本間 尚文 東北大学, 電気通信研究所, 教授 (00343062)
林 優一 奈良先端科学技術大学院大学, 先端科学技術研究科, 教授 (60551918)
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| Project Period (FY) |
2022-04-27 – 2027-03-31
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| Project Status |
Granted (Fiscal Year 2024)
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| Budget Amount *help |
¥192,400,000 (Direct Cost: ¥148,000,000、Indirect Cost: ¥44,400,000)
Fiscal Year 2024: ¥38,610,000 (Direct Cost: ¥29,700,000、Indirect Cost: ¥8,910,000)
Fiscal Year 2023: ¥34,190,000 (Direct Cost: ¥26,300,000、Indirect Cost: ¥7,890,000)
Fiscal Year 2022: ¥34,840,000 (Direct Cost: ¥26,800,000、Indirect Cost: ¥8,040,000)
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| Keywords | 半導体集積回路 / VLSI設計法 / ハードウェアセキュリティ / ハードウェアトロイ / 暗号化・復号 / ハードウェアトロージャン / VLSI / 暗号モジュール / ゼロ抑制型決定グラフ / 回路物理量 / 電気的フィンガープリント / HT検証 |
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| Outline of Research at the Start |
本研究では，「不正な振る舞いを引き起こすハードウェアの改竄：ハードウェアトロイ（Hardware Trojan: HT）」の学理解明とともに，先端的かつ多様なHTを検知・回避する系統的なVLSIシステム設計手法を確立・実証する．潜在的なHT挿入機会を網羅し,（1）フロントエンド設計におけるソフトウェアIPコアのHT挿入，（2）バックエンド設計におけるハードウェアIPコアのHT挿入，(3) システム設計におけるパッケージングとプリント基板のHT挿入について検知・困難化手法を開発するとともに，(4) HTフリーVLSIシステム設計・検証フレームワークを構築し，HTフリー実証データベースを公開する．
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| Outline of Annual Research Achievements |
本研究はセキュリティを脅かす不正な振る舞いを引き起こすハードウェアトロイ(HT)を検知・特定して回避するHTフリーVLSIシステム構築基盤の確立と実証を目指している．令和4年度の研究成果を以下にまとめる．
(1) 「回路仕様とHDLコードを変換する形式記述の策定」に関して，フロントエンド設計において回路仕様および任意の論理回路記述（HDL記述）を取り扱う統一的な形式的記述の策定に向けて，ZDD（ゼロ抑制型決定グラフ）による定式化を候補手段として，回路仕様とHDL記述の形式記述への変換ソフトウェアのプロトタイプを構築し，同手段の適性を確認した．
(2) 「HDLとGDSにおいて強い相関を示す回路物理量の抽出」に関して，VLSIチップの静的な特徴量であるトランジスタレベルの物理レイアウトデータ（GDSデータ），および動的な特徴量として回路の消費電流に基づく積分電荷量に着目し，多様な動作シナリオ（入力データ等）の摂動に対して高感度の応答特性が得られることを，シミュレーション及びVLSIチップの計測実験により確認した．
(3) 「システムレベルでの電気的フィンガープリントの抽出」に関して，電子機器のデザインデータを用いて，HTが実装されていない状態における，電気的フィンガープリントをシミュレーションベースで抽出する手段を構築した．また，VLSIチップが実装される位置から電磁信号を励振し，そのレスポンスを時間・周波数領域で取得し，電気的なフィンガープリントを抽出する実験環境を構築した．
(4) 「HTフリーVLSIシステム設計・検証フレームワークの構築」に関して，VLSIシステム設計段階におけるHT挿入パターンについて探索するとともに，研究代表者と研究分担者および国内外の研究協力者による共同研究推進体制を構築した．
いずれも，HTフリーVLSIシステム構築基盤の基礎となる研究の取組と学術成果である．
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
「HDLとGDSにおいて強い相関を示す回路物理量の抽出」に関して，VLSIチップの大規模な試験手法として知られるテストパターン生成法および論理トグル生成機構を利用し，スキャンチェーンを持つ暗号モジュールについて異なるテストパターンの下でディジタル回路動作による消費電流の変化をシミュレーションとテストチップの計測により評価した．この結果，大規模ディジタルVLSIにおける積分電荷量を，多様な動作シナリオに対して，論理ゲート数個程度に相当する分解能で検知可能であることを実験的に実証した．これにより，次年度より着手するHT検知感度特性およびHT検知困難性の探求に先駆けて，HT検知に向けた回路物理量の候補および評価手法を見出したことから，本年度の当初計画以上の成果が得られた．本成果は，VLSIテスト・診断分野の代表的な学術論文誌*1に掲載した．(*1: IEEE Design and Test)
「システムレベルでの電気的フィンガープリントの抽出」に関して，当初の計画であるVLSIチップから電磁信号を励振し，その応答を時間・周波数領域で取得することで，電気的なフィンガープリントを抽出する手法に加え，システム外部から電磁波を印加し，その反射応答を計測することで非侵襲に電気的なフィンガープリントを抽出する手法を開発することで，HT検知精度の向上を見込むことができ，本年度の当初計画以上の成果が得られた．本成果は，電磁環境両立性分野の代表的な学術論文誌*2に掲載した．(*2: IEEE Transactions on Electromagnetic Compatibility)
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| Strategy for Future Research Activity |
初年度の研究成果を受けて，以下の研究を行う．
(1) 「統一的記述に基づく形式的検知手法の開発」に関して， FE設計時において回路仕様および任意のHDL記述を取り扱う統一的な形式的記述を拡張する．
(2) 「HDLとGDSにおいて強い相関を示す回路物理量の抽出」に関して，VLSIチップの静的な特徴量および動的な特徴量について，VLSIチップの物理的な改ざんに対する変動を予測するシミュレーション手法を構築し，HT検知感度特性およびHT検知困難性の定義と指標を明らかにする．
(3) 「システムレベルでの電気的フィンガープリントの抽出」に関して，シミュレーションに基づく電気的フィンガープリントの高精度化と，システムに対する電磁信号の励振及び照射電磁波を用いた計測ベースの電気的なフィンガープリント抽出法に基づきHT検知精度を向上させる．
(4) 「HTフリーVLSIシステム設計・検証フレームワークの構築」に関して，VLSIシステム設計段階におけるHT挿入パターンについて類型化し，それぞれの設計データ（ネットリストや回路レイアウト等）をHT検証の基礎データとして蓄積する枠組みを構築する．
いずれも，研究代表者と研究分担者および国外の研究協力者による共同研究推進体制の下で研究を推進する．また，本分野の研究者ネットワークの国際的な拡大と，本研究による学術成果の国際的な周知の促進を目的に，博士課程の大学院生を中心として国際的なワークショップにおける研究成果の発表および有力な論文誌等における掲載を積極的に推進する．
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Report
(3 results)
Research Products
(14 results)
