大規模集積回路の並列処理レイアウト設計手法に関する研究

1990 Fiscal Year Annual Research Report

• Project/Area Number: 02650270
• Research Institution: Hiroshima University
• Principal Investigator: 吉田 典可 広島大学, 工学部, 教授 (60037728)
• Co-Investigator(Kenkyū-buntansha): 宮尾 淳一 広島大学, 工学部, 助手 (30200124) ; 若林 真一 広島大学, 工学部, 助教授 (50210860)
• Keywords: 大規模集積回路 / 並列処理 / レイアウト設計 / フロアプランニング / 概略配線 / 詳細配線

Research Abstract

本研究の実施概要を以下の1〜3にまとめる.
1.並列グラフ分割アルゴリズムの開発:VLSIレイアウト設計における基本的なアルゴリズムである最小コストグラフk分割問題に対し,主記憶共有型マルチプロセッサ上で実行される並列アルゴリズムを開発し,ディスク装置を購入増設したワ-クステ-ション上でシミュレ-ション実験を行うことにより,その有効性を確認した.本アルゴリズムを用いることにより,VLSIチップの配置設計の高速化が期待できる.
2.セル敷詰め型ゲ-トアレイ(SOG)に対する配線手法の開発:配置設計が行われた大規模SOGに対する配線手法を開発した.本手法はチップ全面を概略配線セルと呼ばれる部分領域(GRC)に分割し,GRC間での概略配線を求めた後,各GRC内での詳細配線を行う.GRC単位で各種の処理を独立に行うことが可能なため,容易にマルチプロセッサ上で実行可能である.
3.並列アルゴリズム評価システムの開発:VLSIレイアウト設計のための各種の並列アルゴリズムの詳細な評価を行うためにワ-クステ-ション上に並列アルゴリズムシミュレ-タを開発した.本シミュレ-タは並列計算機モデルとして最大32個のCPUを持つ完全主記憶共有バス結合型マルチプロセッサを仮定する.アルゴリズムの計算時間や使用メモリ量等に加えてキャッシュのヒット率等の詳細なシミュレ-ションデ-タを得ることが可能なため,効率のよいVLSIレイアウト設計並列アルゴリズムの開発が可能となる.
以上の研究成果によりレイアウト設計に並列処理を導入することの有効性が確認された.次年度は本年度の成果に基づいて並列アルゴリズムシミュレ-タ上にレイアウト設計システムを試作し,その評価を行う予定である.

Research Products

• [Publications] 礒本 和典: "VLSIレイアウト設計における並列グラフ分割アルゴリズムの実験的評価" 電子情報通信学会VLSI設計技術研究会技術研究報告. VLD90ー61. 1-8 (1990)
• [Publications] 高橋 卓也: "セル敷詰め型ゲ-トアレイにおける一配線手法" 電子情報通信学会VLSI設計技術研究会技術研究報告. VLD90ー99. 17-23 (1991)