メモリ・ロジック混載技術に基づく大規模集積回路システム・アーキテクチャの研究開発

1998 Fiscal Year Annual Research Report

• Project/Area Number: 09358005
• Research Institution: Kyushu University
• Principal Investigator: 村上 和彰 九州大学, 大学院システム情報科学研究所, 助教授 (10200263)
• Co-Investigator(Kenkyū-buntansha): 澤田 直 九州大学, 大学院システム情報科学研究所, 助手 (70235464) ; 岩井原 瑞穂 九州大学, 大学院システム情報科学研究所, 助教授 (40253538) ; 松岡 聡 東京工業大学, 大学院情報理工学研究科, 助教授 (20221583) ; 谷口 秀夫 九州大学, 大学院システム情報科学研究所, 助教授 (70253507) ; 安浦 寛人 九州大学, 大学院システム情報科学研究所, 教授 (80135540)
• Keywords: メモリ・ロジック混載 / システムLSI / 並列・分散処理 / 通信インタフェース / 低消費電力化 / 計算機アーキテクチャ / キャッシュメモリ / 性能評価

Research Abstract

本研究では,メモリ(特にDRAM)/ロジック混載LSI技術,並列/分散処理技術,および,LSI間高速通信インタフェース技術に立脚したシステムLSIアーキテクチャおよびコンピュータ/電子機器システム・アーキテクチャ(PPRAM:Parallel Processing RAM)を開発することを主目的としている。本年度は,主に以下の研究を遂行した。
1.PPRAM-Link評価ボードの開発:平成9年度に仕様設計を行ったシステムLSI間通信インタフェース規格「PPRAM-Link」をFPGAを用いて実装した。本評価ボードの実装形態はPCIカードであり,PCIバスを備えるPC等に本カードを装備することでPPRAM-Linkを使用する環境を容易に構築可能とした。
2.PPRAM-Link API on Linuxの開発:上記PPRAM-Link用のアプリケーション・プログラミング・インタフェース(API)をLinux上で開発し,それをPCクラスタ(ネットワークは100BaseT イーサネット)に実装し,機能検証および性能評価を行った。
3.PPRAMプロトタイプ・システムの開発:整数プロセッサ,浮動小数点プロセッサ,1Mb SRAM,PPRAM-Linkインタフェースを混載したPPRAMチップを0.35μm CMOS技術を用いて開発した。さらに,同チップを6個搭載したPPRAM評価ボード,ならびに,同ボードを4枚実装したPPRAMプロトタイプ・システムを開発した。
4.DRAM/プロセッサ混載LSIに適したキャッシュ構成法に関する研究:DRAM混載により利用可能となった高いオンチップ・メモリ・バンド巾を活用する手法として,平成9年度に可変ラインサイズ・キャッシュ方式を考案した。本年度は,そのラインサイズを動的に求めるアルゴリズムを開発し,その有効性を確認した。さらに,高性能と同時に低消費電力を実現するウェイ予測型セット・アソシアティブ・キャッシュ方式を考案し,その効果について検証を行った。

Research Products

• [Publications] T.Ohsawa et al.: "Optimizing the DRAM Refresh Count for Merged DRAm/Logic LSIs" Proc.1998 ACM International Symposium on Low Power Electronics and Design. 82-87 (1998)
• [Publications] K.Inoue et al.: "High Bandwidth,Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs" IEICE Trans.on Electronics. E81-C・9. 1438-1447 (1998)
• [Publications] K.Kai et al.: "Analyzing and Reducing the Impact of Shorter Data Retention Time on the Performance of Merged DRAM/Logic LSIs" IEICE Trans.on Electronics. E81-C・9. 1448-1454 (1998)
• [Publications] T.Ohsawa et al.: "Evaluating DRAM Refresh Archtectures for Merged DRAM/Logic LSIs" IEICE Trans.on Electronics. E81-C・9. 1455-1462 (1998)
• [Publications] 井上弘士ほか: "高性能/低消費エネルギー化を実現するウェイ予測セット・アソシアティブ・キャッシュ方式の提案と評価" 電子情報通信学会技術研究報告. ICD98-147. 1-8 (1998)
• [Publications] K.Inoue et al.: "Dynamically Variable Line-Size Cache Exploting High On-Chip Memory Bandwidth of Merged DRAM/Logic LSIs" Proc.5th IEEE International Symposium on High-Performance Computer Architecture. 218-222 (1999)