ウェーハ積層構造型・超並列ネットワークに関する研究

1998 Fiscal Year Annual Research Report

• Project/Area Number: 09480051
• Research Institution: Japan Advanced Institute of Science and Technology
• Principal Investigator: 堀口 進 北陸先端科学技術大学院大学, 情報科学研究科, 教授 (60143012)
• Co-Investigator(Kenkyū-buntansha): 武田 利浩 山形大学, 工学部, 助手 (90236472) ; 井口 寧 北陸先端科学技術大学院大学, 情報科学センター, 助手 (90293406) ; 林 亮子 北陸先端科学技術大学院大学, 情報科学研究科, 助手 (30303332) ; 山森 一人 北陸先端科学技術大学院大学, 情報科学研究科, 助手 (50293395)
• Keywords: ウェーハ積層構造型 / 超並列ネットワーク / 超並列計算機システム / フォールトトレランス性能 / ウェーハ間結

Research Abstract

近年、超並列計算機システムを1枚のウェーハ上に実装するWafer Scale Integration(WSI)が実現可能になってきた。しかし、1枚のウェーハ上に実装できるプロセッサ数は限られているため、より大規模な超並列計算機システムをWSI化するための手段として、ウェーハを立体的に積み重ねたウェーハスタック構造が考えられている。超並列システムをウェーハスタック構造を用いて実現する場合、ウェーハ間結線に必要な幅が数百μm達するため、ウェーハ間結線を減少させる必要がある。しかし結線数を少なくすると、直径やプロセッサ間平均距離が増加し、著しい性能低下が起こる。また冗長リンクが少なくなりフォールトトレランス性能が悪くなる。従って、ウェーハ間の結線を少なく保ち、ネットワーク全体の特性を上げる必要がある。本研究代表者は、ウェーハ積層構造を考慮した階層化ネットワークとして、TESH(Triconnected mESHes)を提案した。TESHは、トーラスを用いて階層間の結線を行なっているため、ウェーハの枚数を増やしてもウェーハ間の最大結線数の増加が少ないという利点がある。この階層型ネットワークTESHは、ウェーハ数16、プロセッサ数4096の場合、メッシュ結合と同程度のレイアウト面積で直径を半減させウェーハ間結線数数を減少させることができる。しかし、更に大規模なプロセッサ数では、直径、ウェーハ間結線やレイアウト面積が増加する。そこで、3次元トーラスを基本モジュールとした3次元階層型ネットワークの提案を行なった。3次元階層型ネットワークは、特に階層間の結線を抑えたネットワークで、階層化の規模も大きく、超並列コンピュータに適した相互結合網である。3次元階層型トーラスは直径の増加を抑えつつ、ウェーハ間結線が少ない2Dトーラスに対してプロセッサ数が数十万までウェーハ間結線を低く保つことができた。このためレイアウト面積も2次元トーラスの6割程度に抑えることができ、超並列コンピュータ向きのネットワークである。

Research Products

• [Publications] 山森一人、堀口進: "並列計算機上の誤差逆伝搬学習法の並列学習モデル" 電子情報通信学会 論文誌. D-II,Vol.J81-D-II,No.2,. 370-377 (1998)
• [Publications] 當山孝義、堀口進: "木形状ネットワークへの等分割可能な木形状設備配置" 電子情報通信学会 論文誌. Vol.J81-D-I,No.2,. 179-186 (1998)
• [Publications] 當山孝義、堀口進: "並列アルゴリズムの動作解析のための並列計算機モデルLogPQ" 情報学会 論文誌. Vol.39,No.6,. 1766-1174 (1998)
• [Publications] 林亮子、堀口進: "直鎖高分子の並列分子動力学シミュレーション" 情報学会 論文誌. Vol.39,No.6,. 1775-1781 (1998)
• [Publications] V.K.Jain, S.Horiguchi: "“VLSI Considerrations for TESH:A New Hierarchical Interconnection Network for 3-D Integration"," IEEE Trans.VLSI Systems,. Vol.6,No.3,. 346-353 (1998)
• [Publications] V.K.Jain and S.Horiguchi: "“Architecture, Defect Tolerance and Buffer Design for a New ATM Switch"." IEEE Trans.on Components, Packaging, and Manufacturing Tech. Vol.21,No.4,. 338-345 (1998)