スケーラブル・システムLSIアーキテクチャの設計手法に関する研究

1999 Fiscal Year Annual Research Report

• Project/Area Number: 11308011
• Research Category: Grant-in-Aid for Scientific Research (A)
• Research Institution: Kyushu University
• Principal Investigator: 村上 和彰 九州大学, 大学院・システム情報科学研究科, 助教授 (10200263)
• Co-Investigator(Kenkyū-buntansha): 澤田 直 九州大学, 大学院・システム情報科学研究科, 助手 (70235464) ; 岩井原 瑞穂 九州大学, 大学院・システム情報科学研究科, 助教授 (40253538) ; 安浦 寛人 九州大学, 大学院・システム情報科学研究科, 教授 (80135540) ; 石原 亨 九州大学, 大学院・システム情報科学研究科, 日本学術振興会特別研究員 ; 廣瀬 啓 九州大学, 大学院・システム情報科学研究科, 日本学術振興会特別研究員
• Keywords: システムLSI / エミュレーション / 設計最適化 / FPGA / 低消費電力化 / 計算機アーキテクチャ / HW / SWコデザイン / 分散演算

Research Abstract

本研究では,スケーラブル・システムの構成要素となるシステムLSI,すなわち,「スケーラブル・システムLSI」を最適化設計するための手法を開発することを主目的をしている。本年度は,主に以下の研究を遂行した。
1.「スケーラブル・システム LSI」エミュレータの開発:CompactPCI 規格をベースにして,1枚のCompactPCI カードに8個のAltera FLEX10K-100を実装し,それを2枚装填したエミュレータ・システムを構築した。CompactPCI カード1枚当たりのエミュレーション可能ゲート数は約100万ゲート。ツールとしては現在,FPGA分割ツールが利用可能だが,今後はハードウェア・プロファイラ等の設計最適化支援ツールを整備していく。
2.「スケーラブル・システム LSI」アーキテクチャの設計空間の定義:上記エミュレータを用いて「設計空間探索」型の設計最適化支援環境を構築する。そのための各種設計空間を定義した。具体的には,データのダイナミックレンジに応じてプロセッサのデータパスおよびメモリパスのサイズを最適化可能とした場合の設計空間,分散演算(Distributed Arithmetic}型のFIRフィルタのROM分割,演算並列化に関する設計空間,オンチップマルチプロセッサにおけるデータ依存および制御依存への対処法に関する設計空間,等である。
3.低消費電力システムLSI設計法に関する研究:プロセッサの消費電力最適化を目的に,コンパイラないしOSによりクロック周波数および電源電圧の制御する手法ならびにクロックを供給するデータパス幅を制御する手法,OSによりリアルタイム保証と消費電力最小化を満足しながらタスクスケジューリングを行う手法,等を開発した。

Research Products

• [Publications] 村上和彰: "情報処理最前線:システムLSIが創る新しいコンピュータ・アーキテクチャ"情報処理. 40・3. 303-307 (1999)
• [Publications] F,N.Eko et al.: "A Cycle-Accurate Simulator for Soft-Core Processors"Proc,of 6th Confernce of Asia Pacific Chip Design Languages)APCHDL'99). 11-16 (1999)
• [Publications] K,Murakami: "Invited Talk:Current Status of PPRAM"Proc.6th Int'l Conference on VLSI and CAD(ICVC'99). 266-276 (1999)
• [Publications] T,Okuma et al.: "Real-Time Task Scheduling for a Variable Voltage Processor"Proc,of Int'1 Symposium on System Synthesis(ISSS'99). 24-29 (1999)
• [Publications] H,Yasuura et al.: "System LSI Design Methods for Low Power LSIs"IEICE Transactions Electronics. E83-C・2. 143-152 (2000)
• [Publications] T,Ishihara et al.: "A Power Reduction Technique with Object Code Merging for Application Specific Embedded Processors"Proc,of Design Automation and Test in Europe (DATE2000). (印刷中). (2000)