2015 Fiscal Year Annual Research Report
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15H02254
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| Research Institution | National Institute of Informatics |
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Principal Investigator |
米田 友洋 国立情報学研究所, アーキテクチャ科学研究系, 教授 (30182851)
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| Co-Investigator(Kenkyū-buntansha) |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
今井 雅 弘前大学, 理工学研究科, 教授 (70323665)
齋藤 寛 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
吉瀬 謙二 東京工業大学, 情報理工学院, 准教授 (50323887)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | 高速シリアル通信 / 細粒度パワーゲーティング / 4値レベル信号 / PLL/DLLレス / 同期／非同期インタフェース |
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| Outline of Annual Research Achievements |
高速シリアル通信機構における通信は部分的に発生することが多いことから，通信部を小刻みに停止させることにより省電力化が期待できる．そこで，本研究では，通信が発生した場合のみ起動し，通信が完了したら速やかに停止できるような新たな回路方式を開発することで，細粒度な電力制御を可能とし，高速シリアル通信機構の平均電力消費を大幅に削減することを目指している．
本年度は，130nmプロセスを用い，低速版の4値ドライバ，受信フロントエンド部，非同期式回路用インタフェースのトランジスタレベル詳細設計を行った．また，そのSPICEシミュレーションにより動作確認を行った．4値ドライバは，従来のPAM-4方式で用いられている方式を元に，無効データ時には全トランジスタをoffとするパワーゲーティング機能を実現した．受信フロントエンド部としては，異なる電圧レベルを部分的に増幅し，CMOS閾値レベルにシフトするVSA(Voltage Shifting Amp.)を開発するとともに，4値のレベルの符号語を整形して，ディジタルデータの取得を行うための回路を開発した．非同期式回路用インタフェースでは，グローバルクロックを用いないため，通信プロトコルで用いるリクエスト信号からパスル列を作り，それをタイミング信号として使用している．
一方，これらを統合して低速版実証用チップを開発しようとしたところ，当初の想定に反し，受信フロントエンド部で十分なノイズマージンを確保できていないことが判明したため，受信フロントエンド部の再検討を行った．そのため計画が８ヶ月ほど遅れたが，繰越により最終的に130nmのCMOSプロセスを用いてのチップ試作，評価を行うことができた．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
130nmプロセスの低速版において，提案する手法のトランジスタレベル詳細設計を完了し，そのSPICEシミュレーションにより動作確認を行うことができた．これは，次の28nm等の最新プロセスを用いた10Gbps程度の高速版への準備段階として，当初から計画していたものであり，重要な基礎データが得られたと考えている．低速版チップ試作の際には，想定外の問題も生じ，その解決にはやや時間を要したが，繰越によりチップ試作も行うことができた．これらのことから，おおむね順調に進展していると考える．
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| Strategy for Future Research Activity |
次年度は，低速版の評価とともに，高速版の実現のため，まず使用プロセスの選定を行う．次にそのプロセスにおいて，従来技術を用いた10Gbps程度のシリアル通信機構を設計する．これは，提案手法との比較用であり，提案手法の優位性を公平に評価するために非常に重要と考えている．この従来手法の実現には既存の技術を用いるが，高速版においては，特にPLL部等の設計には深いアナログ設計技術が必要であることから，設計の一部を回路設計会社に外注する予定である．
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