2017 Fiscal Year Annual Research Report
Study on Implementation for Greatly Reducing Power Dissipation of Serial Communication Mechanisms
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15H02254
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| Research Institution | National Institute of Informatics |
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Principal Investigator |
米田 友洋 国立情報学研究所, アーキテクチャ科学研究系, 教授 (30182851)
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| Co-Investigator(Kenkyū-buntansha) |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
今井 雅 弘前大学, 理工学研究科, 教授 (70323665)
吉瀬 謙二 東京工業大学, 情報理工学院, 准教授 (50323887)
齋藤 寛 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | 高速シリアル通信 / 細粒度パワーゲーティング / 4値レベル信号 / PLL/DLLレス / 同期/非同期インタフェース |
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| Outline of Annual Research Achievements |
高速シリアル通信機構における通信は部分的に発生することが多いことから，通信部を小刻みに停止させることにより省電力化が期待できる．本研究では，通信が発生した場合のみ起動し，通信が完了したら速やかに停止できるような新たな回路方式を開発することで，細粒度な完全自動電力制御を可能とし，高速シリアル通信機構の平均電力消費を大幅に削減することを目指した.
本年度は，28nmプロセスを選択し，該当するプロセスデザインキット(PDK)およびスタンダードセルライブラリを入手した上で，10Gbps動作可能な，提案方式と従来方式の回路設計を行った．この際，特に提案手法においては以下の2点を実現した．(1) 通信の発生を検出し，パワーダウンされている受信部を起動する機構については，採用したプロセスを用いて再設計し，その部分の待機電力を大幅に削減した．また，高速化も同時に達成し，レイアウトしたチップレベルシミュレーションにおいて，約800psで受信部の起動が可能となった．(2) 埋め込まれたクロック信号を抽出するVSA(Voltage Shifting Amplifier)の回路構成を大幅に見直し，LA(Limiting Amplifier)の考えを使い，R負荷の差動アンプとactive loadの差動アンプをシリーズに接続する構成を開発した．これにより，伝送路での波形の乱れに対する耐性が大幅に改善した．
この提案方式と従来方式を詳細に比較・評価するために，2x3mmサイズのダイ上にそれぞれをレイアウトした．なお，該当プロセス用に用意されたスタンダードIOセルには10Gbpsの伝送性能を有するものが存在しなかったため，送信部と受信部をチップ内部で接続した両方式もレイアウトし，さまざまな伝送速度での評価が可能とした．最終的にチップレベルでのHSPICEシミュレーションで，所望の動作を確認した．
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| Research Progress Status |
平成29年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
平成29年度が最終年度であるため、記入しない。
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