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2007 Fiscal Year Annual Research Report

光学近接効果を考慮した歩留まり最適レイアウト生成

Research Project

Project/Area Number 18560327
Research InstitutionThe University of Tokyo

Principal Investigator

池田 誠  The University of Tokyo, 大規模集積システム設計教育研究センター, 准教授 (00282682)

Co-Investigator(Kenkyū-buntansha) 佐々木 昌浩  東京大学, 大規模集積システム設計教育研究センター, 助教 (50339701)
KeywordsOPC / 網羅的セルレイアウト生成 / セルリーク電流最小化 / セル歩留まり / 焦点深度 / 露光時間 / クリティカルエリア
Research Abstract

本年度は研究計画に沿って、以下の観点から研究を進めた:
1.小規模パターン集合の試験シミュレーションによる提案評価基準の実証
2.提案評価基準によるセルレイアウトの評価
3.セルレイアウトパターンの試験露光による提案評価基準の実証
4.セルのOCPパタンによるリーク電流の変動とレイアウトの関係に関しての検証
光学シミュレーションとパタン転写に関する評価指標に関しては、パタン転写装置における焦点深度のずれ、露光時間ずれに対する許容値をもとに、セルの露光の歩留まりを求める手法を提案し、それに基づいてセルライブラリ内の各セルにおける網羅的なパタン中の歩留まり最適なレイアウトパタンの抽出および、従来のクリティカルエリア最小パタンに対する歩留まり向上の可能性を示した。
一方、近年大きな問題となっている論理セルにおけるリーク電流に関して、OPCがリーク電流に与える影響に関して、セルレイアウトの網羅的な生成により得られるOPCの描画パタンから各レイアウトにおけるリーク電流を求めることで、リーク電流を考慮することで低減が可能であることを示した。

  • Research Products

    (5 results)

All 2007

All Journal Article (1 results) (of which Peer Reviewed: 1 results) Presentation (4 results)

  • [Journal Article] Timing-Aware Cell Layout De-Compaction for Yield Optimization by Critical Area Minimization2007

    • Author(s)
      T. Iizuka, M. Ikeda and K. Asada,
    • Journal Title

      IEEE Transactions on Very Large Scale Intergration(VLSI) Systems Vol.15,No.6

      Pages: 716-720

    • Peer Reviewed
  • [Presentation] Datapath Delay Distributions for Data/Instruction Against PVT Variations in 90nm CMOS2007

    • Author(s)
      M. Ikeda, K. Ishi, T. Sokabe and K. Asada
    • Organizer
      IEEE International Conference on Electronics, Circuits and Systems (ICECS)
    • Place of Presentation
      Marrakech, Morrocco
    • Year and Date
      2007-12-12
  • [Presentation] Process Variation Aware Comprehensive Layout Synthesis for Yield Enhancement in Nano-Neter CMOS2007

    • Author(s)
      K. Kurihara, T. Iizuka, M. Ikeda and K. Asada
    • Organizer
      IEEE International Conference on Electronics, Circuits and Systems (ICECS)
    • Place of Presentation
      Marrakech, Morrocco
    • Year and Date
      2007-12-12
  • [Presentation] 40 Frames/sec 16×16 Temperature Probe Array using 90nm 1V CMOS for On line Thermal Monitoring on VLSI Chip2007

    • Author(s)
      M. Sasaki, T. Inoue, M. Ikeda and K. Asada
    • Organizer
      IEEE Asian Solid-State Circuits Conference(A-SSCC)
    • Place of Presentation
      Jeju, Korea
    • Year and Date
      2007-11-14
  • [Presentation] Analysis of Noise Margins Due to Device Parameter Variations in Sub-100nm CMOS Technology2007

    • Author(s)
      Z. Liang, M. Ikeda and K. Asada
    • Organizer
      IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS)
    • Place of Presentation
      Krakow, Poland
    • Year and Date
      2007-04-11

URL: 

Published: 2010-02-04   Modified: 2016-04-21  

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