2020 Fiscal Year Final Research Report

Stacking methods with chip bridges for a building block computing system

Research Project

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Project/Area Number	18H03215
Research Category	Grant-in-Aid for Scientific Research (B)
Allocation Type	Single-year Grants
Section	一般
Review Section	Basic Section 60040:Computer system-related
Research Institution	Keio University
Principal Investigator	AMANO HIDEHARU 慶應義塾大学, 理工学部(矢上), 教授 (60175932)
Co-Investigator(Kenkyū-buntansha)	並木美太郎東京農工大学, 工学(系)研究科(研究院), 教授 (10208077) 中村宏東京大学, 大学院情報理工学系研究科, 教授 (20212102) 宇佐美公良芝浦工業大学, 工学部, 教授 (20365547) 近藤正章東京大学, 大学院情報理工学系研究科, 准教授 (30376660) 鯉渕道紘国立情報学研究所, アーキテクチャ科学研究系, 准教授 (40413926) 黒田忠広東京大学, 大学院工学系研究科(工学部), 教授 (50327681)
Project Period (FY)	2018-04-01 – 2021-03-31
Keywords	三次元積層技術 / チップ間ワイヤレス通信
Outline of Final Research Achievements	We have developed TCI tester which stacks on a chip providing TCI IP, and evaluated the operational conditions by stacking on several chips with TCI IP. According to the evaluation results, we ported TCI IP for Renesas 65nm to USJC 50nm for future use of TCI techniques. Also, in order to investigate how to layout the TCI IP, we evaluated the resistance of power grid of the real chips. As a result, it appears that chips with high resistance power grid have limited conditions to work. The guideline to embed TCI IP was established through this study.
Free Research Field	コンピュータアーキテクチャ
Academic Significance and Societal Importance of the Research Achievements	ワイヤレスチップ間結合技術は、スーパーコンピュータなどに用いる場合は、電源やクロック配線用の貫通VIAを使うことができる。しかし、組み込み用途に安価で3次元積層を行う利点を生かすためには、チップをずらして積層してワイヤボンディングで電源、クロックを供給する手法に頼らざるを得ない。この手法で実用的なシステムを構築する場合のIPの配置、電源配線手法は今までほとんど研究されて来なかった。本研究により、トラブルなくチップ間の交信を行うための、IPの組み込み手法、ショートなく積層するための接着技術など、現実的なノウハウが明らかになった。TCI技術の実用化にとって大きな成果が得られた。