2022 Fiscal Year Annual Research Report
Development of Dynamic Thread Mapping Library for Load-Balancing among Processes
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18K18059
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| Research Institution | The University of Tokyo |
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Principal Investigator |
河合 直聡 東京大学, 情報基盤センター, 特任助教 (80780791)
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| Project Period (FY) |
2018-04-01 – 2023-03-31
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| Keywords | Dynamic Core Binding / 動的負荷分散 / 高性能並列化 / Digital Annealing / ハイブリッド並列化 |
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| Outline of Annual Research Achievements |
本研究では、MPI/OpenMPハイブリッド並列化された均一な負荷分散が困難なアプリケーションを対象に、プロセス毎に割付るコア数を変更することでコアレベルでの負荷を均一化し、計算時間短縮または消費電力削減を実現する、Dynamic Core Binding(DCB)手法の提案した。
MPI/OpenMPハイブリッド並列化は広く利用されているが、効率的な並列化のためには、プロセス・スレッドの両レベルで負荷を均等化する必要がある。対して、DCBを使った場合では、プロセスレベルでの負荷の不均衡に合わせて、プロセス毎に割り付けるコア数を変更することで、コア（スレッド）レベルでの負荷の均一化が可能としている。このとき、全てのコアを使用して負荷均衡をすることで対象のアプリケーションの計算時間短縮を、最も負荷が大きいプロセスに合わせて、それ以外のプロセスが使用するコア数を減らすことで、計算時間を変化させることなく、消費電力削減が可能となる。
これまでの研究で、プロセス毎に割り付けるコアの動的な変更方法について検討が完了しており、ライブラリ化まで実施できていた。また、DCBが対応できる負荷分散の範囲はノード内に限定され、ノード間の負荷均衡は別の手法で対応する必要があったため、Fujitsu Digital Annealerの適用も検討していた。ノード間の負荷均衡は、どのプロセスをどのノードに配置するかの組み合わせ最適化問題に落とし込まれるため、Digital Annealingの使用が適していた。
本年度では、Lattice Hmatrixを対象のアプリケーションとしてDCBの効果を評価した。Lattice Hmatrixは密行列の近似手法であるが、負荷の不均衡が発生しやすい。XeonおよびA64fxクラスタで評価を行った結果、計算時間は最大で50%、消費電力は77%の削減を実現した。
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