2019 Fiscal Year Annual Research Report
Inverstigation on vertical tunnel FET using Si/III-V heterojunction and their three-dimensional integrated circuit applications
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19H02184
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| Research Institution | Hokkaido University |
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Principal Investigator |
冨岡 克広 北海道大学, 情報科学研究院, 准教授 (60519411)
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| Co-Investigator(Kenkyū-buntansha) |
池辺 将之 北海道大学, 量子集積エレクトロニクス研究センター, 教授 (20374613)
本久 順一 北海道大学, 情報科学研究院, 教授 (60212263)
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| Project Period (FY) |
2019-04-01 – 2022-03-31
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| Keywords | 電気・電子材料 / 半導体デバイス / 結晶成長 / 省エネルギー / ナノワイヤ / ナノ材料 |
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| Outline of Annual Research Achievements |
本研究では、研究代表者が独自に確立してきた半導体ナノワイヤ選択成長技術を用いることで、ナノワイヤと基板の界面に形成されるSi/III-Vヘテロ接合によって、低消費電力性能と高性能化を両立できる縦型トランジスタ構造の次世代集積回路の基盤技術を確立する。具体的には、Si上のIII-Vナノワイヤ異種集積技術によって、高品質ナノワイヤチャネルとSi/III-V異種接合を形成することで、グリッド細線上に加工したSOI基板上に、大幅に低い電圧でスイッチング動作する縦型トンネルFETをアレイ集積し結晶成長技術で高性能化を図る。さらに、配線構造を工夫することで相補型スイッチング動作を実証し、縦型ナノワイヤTFET構造からなる立体集積回路の基本構造を作製し、回路動作を評価することで、超低消費電力・高効率立体集積回路の基盤技術の創出を目指す。
研究期間を3年に設定し、(i) 結晶成長【SOI(111)ナノ加工プロセスとIII-Vナノワイヤ異種集積技術】、(ii)デバイス作製【SOI-フィン上のSi/III-Vヘテロ接合縦型TFETの相補スイッチング】、(iii)回路実証【インバータ回路・リング発振回路による高速性の評価】、の3課題について取り組む。
R1年度は、主に結晶成長技術の確立に主眼を置き、以下の研究事項について実施した。
(i) Silicon-on-Insulator (SOI) (111)基板の薄膜化と細線構造の形成、(ii) Si細線構造上のIII-Vナノワイヤ選択成長、(iii) InGaAs/InPコアシェルナノワイヤ/Siヘテロ接合界面の結晶構造評価、(vi) 低電力・高速スパッタリング工程を用いたナノワイヤ縦型FET作製工程の高性能化と高スループット化、(v) 変調ドープ層をもつコアマルチシェルナノワイヤを用いたSi/III-Vヘテロ接合型トンネルトランジスタ作製
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
(i) Silicon-on-Insulator (SOI) (111)基板の薄膜化と細線構造の形成：SOI(111)基板に対して、熱酸化膜・エッチング工程を繰り返すことでSOI膜厚400 nmまで薄膜化し、細線幅 200 nm, 長さ 1 μmからなる細線状のフィン構造を作製し、Si細線上面に開口直径80 nmの開口部を形成した。
(ii)Si細線構造上のIII-Vナノワイヤ選択成長： (i)で作製した細線上にInAs, InGaAsナノワイヤ選択成長（局所選択成長）を試みた。従来の選択成長技術の知見をもとに、Si細線上の(111)面に対して、InAs, InGaAsナノワイヤ成長を行なった。垂直InAsナノワイヤ成長の収率は平面基板の場合、ほぼ100%であるのに対し、細線構造では70%まで低下することを明らかにした。
(iii) InGaAs/InPコアシェルナノワイヤ/Siヘテロ接合界面の結晶構造評価：Si上に選択成長した縦型InGaAs/InPコアシェルナノワイヤのSi/InGaAs界面のTEM観察を実施し、格子歪みマッピング解析を実施した。InPシェルによって、InGaAs/Siヘテロ接合界面では、従来のコヒーレント成長とは異なり、局所的な圧縮歪みを生じることを明らかにした。
(iv) 低圧力・低出力スパッタリング工程を導入することで、均一にゲート電極を被覆する技術を確立した。
(v) コアマルチシェルナノワイヤ構造で、ナノワイヤ側壁に変調ドープ層をもつコアマルチシェルナノワイヤを作製し、縦型トンネルFET素子構造を作製し、高性能化と相補性を検討した。nチャネル型では、サブスレッショルド係数41 mV/桁、最小サブスレッショルド係数21 mV/桁を達成し、オン電流は従来のIII-V/Si接合トンネルFETの1000倍になることを明らかにした
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| Strategy for Future Research Activity |
R2年度は、これらの知見を活かして、以下の研究を実施する予定である。
結晶成長：
(i) Si細線上のSi/III-V界面デバイス応用のためには、縦型ナノワイヤ成長の収率改善が必要である。これを解決するために、原料パルス供給法を導入し、表面拡散長を長くすることで、ナノワイヤ成長の核形成を増進させ垂直ナノワイヤの収率改善を図る。(ii) Si細線上について、変調ドープ層を有したコアマルチシェルナノワイヤを異種集積する技術を確立する。立体表面上の表面拡散工程が平面の条件と異なることから、シェル成長の均一性を観点に成長機構の評価と成長条件を確立する。(iii) ヘテロ接合界面の高分解TEM像について、高精度画像解析ALTO法を導入し、さらなる界面の微細歪みの評価を行う。
電子デバイス・回路：
(i) n-Si細線上のIII-Vナノワイヤ縦型FET素子構造を作製し、スイッチング特性の評価を実施する。(ii) p-Si細線上のIII-Vナノワイヤ縦型トンネルFET素子構造を作製し、スイッチング特性の評価を実施するとともに、コアマルチシェルナノワイヤからなる高性能トンネルFET素子の実現を目指す。(iii) インバータ立体回路構造の構造設計と作製工程の構築を行う。
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Research Products
(27 results)
