2020 Fiscal Year Annual Research Report
Inverstigation on vertical tunnel FET using Si/III-V heterojunction and their three-dimensional integrated circuit applications
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19H02184
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| Research Institution | Hokkaido University |
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Principal Investigator |
冨岡 克広 北海道大学, 情報科学研究院, 准教授 (60519411)
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| Co-Investigator(Kenkyū-buntansha) |
池辺 将之 北海道大学, 量子集積エレクトロニクス研究センター, 教授 (20374613)
本久 順一 北海道大学, 情報科学研究院, 教授 (60212263)
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| Project Period (FY) |
2019-04-01 – 2022-03-31
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| Keywords | 電気・電子材料 / 半導体デバイス / 結晶成長 / 省エネルギー / ナノワイヤ材料 |
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| Outline of Annual Research Achievements |
本研究は、研究代表者が独自に確立してきた半導体ナノワイヤ選択成長技術を用いることで、ナノワイヤとSi基板の界面に形成されるSi/III-Vヘテロ接合によっ
て、低消費電力性能と高性能化を両立できる縦型トランジスタ構造の次世代集積回路の基盤技術を確立する。具体的には、Si上のIII-Vナノワイヤ異種集積技術に よって、高品質ナノワイヤチャネルとSi/III-V異種接合を形成することで、グリッド細線上に加工したSOI基板上に、大幅に低い電圧でスイッチング動作する縦型 トンネルFETをアレイ集積し結晶成長技術で高性能化を図る。さらに、配線構造を工夫することで相補型スイッチング動作を実証し、縦型ナノワイヤTFET構造から なる立体集積回路の基本構造を作製し、回路動作を評価することで、超低消費電力・高効率立体集積回路の基盤技術の創出を目指す。
R2年度は、コロナ禍のためSOI(111)薄膜基板の受注生産が大幅に遅れたため、現有SOI(111)基板を用いて、主に縦型トンネルFETアレイの高性能・機能化に主眼を置き、以下の研究事項について実施した。(i) SOI(111)基板の薄膜化とSOI(111)基板上のInAs, InGaAsナノワイヤ選択成長、(ii) InGaAs変調ドープコアシェルマルチシェル型ナノワイヤ/Siヘテロ接合界面の結晶構造評価、(iii)変調ドープ層をもつコアマルチシェルナノワイヤを用いたSi/III-Vヘテロ接合縦型トンネルトランジスタ素子の相補型スイッチング実証。年間の研究を通して、当初予定していた縦型TFETの相補型スイッチング実証と急峻なサブスレッショルド係数を同時に実現することができ、二年目の目的はほぼ達成できたと言える。回路実証については、コロナ禍のため回路構成に必要な特注基板の受注生産が大幅に遅れたため次年度へ延期した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
(i)Silicon-on-Insulator (SOI)(111)基板の薄膜化とSOI(111)基板上のInAs, InGaAsナノワイヤ選択成長：SOI(111)基板に対して、熱酸化膜・エッチング工程を繰り返すことでSOI膜厚400nmまで薄膜化し、35 nmの厚みを有した熱酸化膜に開口直径80 nmの開口部を形成し、InAs, InGaAsナノワイヤ選択成長できることを明らかにした。
(ii)InGaAs変調ドープ型ナノワイヤ/Siヘテロ接合界面の結晶構造評価：InGaAsナノワイヤ選択成長について、ナノワイヤの側壁にInP/InAlAs/δドープ層/InAlAs/InPマルチシェル層の横方向成長を行ない、ナノワイヤ断面のHAADF-STEM分析を行った。これにより、直径33 nmの垂直InGaAsナノワイヤの側壁に多層膜が形成できることを示し、ナノメートルスケールで精緻に変調ドープ構造を形成できる成長技術を確立した。
(iii)選択成長した変調ドープ層をもつコアマルチシェルナノワイヤを作製し、縦型トンネルFET素子構造を作製し相補性を検討した。nチャネル動作では、最小サブスレッショルド(SS)係数21mV/桁、オン・オフ電流比5桁の特性が得られ、スイッチングに要する供給電圧は0.3 Vまで低減できることを実証した。オン電流は100倍程度まで向上できることを明らかにした。また、ソース・ドレイン電極の接地を入れ替えることで、pチャネル動作を実現した。最小SS係数は5-6 mV/桁の世界最小SS値を達成し、Si MOSFETの伝達効率(38.5/V)をはるかに上回る3000/Vを極小電流領域で達成するとともに、スイッチング供給電圧を0.3 Vまで低減できることを示した。これにより、Si FETを上回る超低消費電力・高効率性能を有したCMOSを構成できる見通しが得られた。
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| Strategy for Future Research Activity |
R3年度は、R2年度で得られた知見を活かして、以下の研究を実施する予定である。
(i) Si細線上のSi/III-V界面デバイス応用のためには、縦型ナノワイヤ成長に不純物パルスドーピング法を導入し、SOI上の縦型TFET素子の閾値電圧制御方法を検討する。(ii)SOI(111)上に形成したSi Fin細線上の変調ドープ型ナノワイヤ/Si縦型ゲートオールアラウンドTFETの動作確認と、SOI上に集積した変調ドープナノワイヤチャネル形成後、マスク基板を後工程で細線上に加工した場合の縦型ゲートオールアラウンドTFETのスイッチング動作の比較。(iii)立体配線技術の最適化によるナノワイヤインバータ立体回路構造の構造設計と作製工程の構築を行う。
(i)~(iii)の知見によって、グリッド配線状のナノワイヤ集積回路構造を試作するとともに、0.5 V以下で動作するナノワイヤインバーター回路を実証し、発振回路・遅延回路を実現することで、従来の平面集積にとらわれない縦型集積回路作製とその高度プロセス技術を確立する。
回路応用においては、従来のSi-CMOSからなるインバータ回路・基本論理回路では実現できない極低電圧・高速化を実証する。高速化技術では、論理回路を組み合わせることで、リング発振回路やインバーター遅延回路を作製し、電圧-周波数変換から、0.5 V以下の電源電圧における周波数特性を評価し、縦型TFET素子の寄生容量抽出や低電源電圧における特性劣化要因などから高速化を実証し、TFET-NAND回路の実現・展開を目指す。
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