2020 Fiscal Year Annual Research Report
撮像素子とアナログCNN回路の集積化により画像認識のエネルギーを1/1000倍に
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19H02188
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| Research Institution | The University of Tokyo |
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Principal Investigator |
高宮 真 東京大学, 生産技術研究所, 教授 (20419261)
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2019-04-01 – 2022-03-31
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| Keywords | 画像認識 / 畳み込みニューラルネットワーク / 撮像素子 / エネルギー |
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| Outline of Annual Research Achievements |
深層畳み込みニューラルネットワーク(CNN)を用いた画像認識が高精度の画像認識を行う技術として、車の自動運転用カメラや監視カメラなどにおいて注目されている。
CNNモデルの複雑化と画像認識に入力する画像の高解像度化に伴い、畳み込み演算量が年々、爆発的に増加しているため、低消費電力かつ低遅延時間のCNN処理を行うハードウエアが求められている。
CNNでは、畳み込み演算が処理の大部分を占めるので、畳み込み演算の消費電力と遅延時間を低減することにより、CNNの課題を解決することができる。
そこで、本研究では低消費電力かつ低遅延時間のCNN処理を行う目的で、撮像素子とCNN演算回路を同一ICに集積化した「デジタルIn-Imager二次元畳み込みニューラルネットワークアクセラレータIC」を提案する。
提案技術では、撮像回路の内部でピクセル並列の二次元一括で畳み込み演算を行うことにより、畳み込み演算の遅延時間が入力画像サイズに依存せずに超低遅延で畳み込み演算を実現することができる。
また、撮像素子から畳み込み演算回路までのデータの移動距離が最短であるため、低消費電力動作を実現することができる。提案の動作原理の実証を目的として、MNISTの手書き数字画像認識を行う「デジタルIn-Imager二次元畳み込みニューラルネットワークアクセラレータIC」を180 nm 標準CMOSプロセスを用いて設計し、ICのレイアウト設計まで完了した。本ICではピクセルと畳み込み演算回路が30×30の2次元アレーを構成している。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
コロナ禍のため研究が遅延し、当初計画ではICの試作と測定まで完了する予定であったが、
実際にはICの設計完了までを2020年度に実施した。
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| Strategy for Future Research Activity |
2020年度に設計したICの試作と測定を2021年度に行う。
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