2013 Fiscal Year Annual Research Report
IV族半導体高度歪量子ヘテロ共鳴トンネル素子の高性能化プロセス
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23360003
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| Research Institution | Tohoku University |
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Principal Investigator |
櫻庭 政夫 東北大学, 電気通信研究所, 准教授 (30271993)
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| Project Period (FY) |
2011-04-01 – 2014-03-31
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| Keywords | ヘテロ構造 / IV族半導体 / 量子デバイス / 室温動作 / エピタキシャル成長 |
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| Research Abstract |
本基盤研究では、低温熱CVD（Chemical Vapor Deposition; 化学気相成長）や申請者らが開発してきた低エネルギー（低損傷）基板非加熱プラズマCVDを駆使することにより、SiGe(C)系IV族半導体のナノスケール量子ヘテロ構造形成における高度歪導入や結晶品質・界面平坦性の向上を高度化させることを目的とする。本年度は、基板非加熱ECRプラズマCVD装置によるSi(100)上への歪SiGe混晶及び歪Ge薄膜のエピタキシャル成長とその格子歪の変化について実験研究を進めた結果、以下の研究成果を得た。まず第１に、Si(100)上へのSiGe混晶（0<Ge比率<1）薄膜形成における堆積する薄膜のGe比率は、SiH4分圧とGeH4分圧の比率と良く一致することから、SiH4とGeH4の反応速度定数の比率がGe比率によらずにほぼ同程度であることが確認された。さらに、SiGe混晶薄膜のGe比率の増加とともに，SiH4とGeH4の反応速度定数が増加する傾向があることを見いだした。第２に、反射高速電子回折によるSiGe混晶及びGe薄膜の結晶性評価の結果から、薄膜がエピタキシャル成長する限界の膜厚が存在し、それを超えて堆積する薄膜は非晶質になることを見いだした。第３に、SiGe混晶及びGe薄膜のX線回折のピーク位置から薄膜の歪緩和量を評価した結果、Si(100)上に堆積されたGe比率0.50のSiGe混晶薄膜では、膜厚11 nmまではSi(100)基板に格子整合し、面内圧縮歪を維持してエピタキシャル成長していることがわかった。Ge比率0.75のSiGe混晶及びGe薄膜においても同様に、膜厚が数nmまでの領域ではSi(100)基板に格子整合してエピタキシャル成長するが、Ge比率増加にともない、歪緩和が生じる臨界膜厚が薄くなる傾向があることも確認した。以上の結果は、原子層オーダで界面急峻性が制御された高度歪を有するIV族半導体ヘテロ構造形成と量子効果デバイスの実現のために重要な成果である。
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| Current Status of Research Progress |
Reason
25年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
25年度が最終年度であるため、記入しない。
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