2014 Fiscal Year Annual Research Report
時間反転対称性の破れの測定実験のための高精度時間測定器の研究
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24540313
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| Research Institution | High Energy Accelerator Research Organization |
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Principal Investigator |
五十嵐 洋一 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 研究機関講師 (50311121)
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| Co-Investigator(Kenkyū-buntansha) |
齊藤 正俊 大学共同利用機関法人高エネルギー加速器研究機構, 加速器科学支援センター, シニアフェロー (30391783)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | 素粒子実験 / データ収集 / 時間測定 |
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| Outline of Annual Research Achievements |
平成26年度においては、前年度に開発した試験基板を用いてフロントエンドの信号レベル変換の評価、実用基板の開発、FPGA の遅延を利用したファームウェアの評価を行った。
光電子倍増管信号は NIM ディスクリミネータを使用してタイミング信号に変換される。この信号を FPGA に入力するために低電圧 TTL あるいは LVDS レベルのディジタル信号に変換しなければならない。この処理は高精度時間測定のために低ジッタであることが要求される。その評価のために試験基板には (1)高速な差動アンプ、(2)PECL 出力コンパレータ、(3)LVDS 出力 コンパレータ、(4)低電圧 TTL 出力コンパレータ、を使用した 4 通りの回路を実装してある。
それらの評価を行った結果、(1)の回路は遅延は少なく低ジッタであったが、閾値電位の調整に手間がかかるデメリットが目立った。(2)は消費電流が多い割にはジッターの向上は見られなかった。(3)は途中 AC で切る必要があるため立下りの時間情報の誤差が増えるが、飛行時間測定を行うときは立ち上がりのみで良いため大きなデメリットはなく、低ジッタであった。(4)は最も一般的で扱いやすいものであり低ジッタであったが TTL レベルの入力を行うと FPGA 内部の遅延に誤差が大きくなることから今回の目的にはそぐわなかった。この結果に基づき、すべての入力を (3)の回路で構成し最適化を施した実用基板の開発を行った。
これらの開発と同時に研究協力者と共に FPGA 内部の研究をすすめ、遅延回路を用いた TDC、遅延回路に立ち上がり、立下りの両エッジを利用し遅延誤差を少なくする方法の試験、遅延誤差をルックアップテーブルを用いて補正する方法の試験を行い、目標の時間測定精度 50 nsec に達する見込みをつけることが出来た。これらにより、すべての要素研究は終了した。
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