power scalable column sar adc with interference noise reduction circuit
| Project/Area Number |
19K23524
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| Research Category |
Grant-in-Aid for Research Activity Start-up
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| Allocation Type | Multi-year Fund |
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| Review Section |
0302:Electrical and electronic engineering and related fields
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| Research Institution | Ritsumeikan University |
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Principal Investigator |
大倉 俊介 立命館大学, 理工学部, 准教授 (20808216)
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| Project Period (FY) |
2019-08-30 – 2022-03-31
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| Project Status |
Granted (Fiscal Year 2020)
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| Budget Amount *help |
¥2,860,000 (Direct Cost: ¥2,200,000、Indirect Cost: ¥660,000)
Fiscal Year 2020: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2019: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
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| Keywords | 列並列A/D変換器 / イメージセンサ / 低消費電力 |
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| Outline of Research at the Start |
本研究では、CMOSイメージセンサに用いる、消費電力をスケーラブルに低減可能な列並列アナログ・デジタル変換器(ADC)の設計を行う。
一般的に、ADCの消費電力をスケーラブルに低減するには、バイアス電流を用いない逐次比較(SAR)型が有望である。しかし、イメージセンサではADCを数1000個列並列に用いるため、列間干渉ノイズが大きく、その対策のためにバイアス電流駆動するプリアンプを用いる必要があり、消費電力を低減することが難しい。その対策として、干渉ノイズ対策回路を検討し、イメージセンサの画素数、撮像速度、デジタル分解能を下げることで、消費電力を低減可能な列並列SAR型ADCを研究する。
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| Outline of Annual Research Achievements |
極低消費電力CMOSイメージセンサを実現するため，スケーラブルに消費電力を低減可能な，干渉ノイズ除去回路を備えた列並列逐次比較(SAR)型A/D変換器(ADC)の開発を行っている．イメージセンサの通常動作時は消費電力を削減してイベント検知のみを行い，イベントの発生に応じて電力を消費して高速で高解像度画像を取得することで，平均的な消費電力を抑える構成を検討している．一方で，ADCは，従来，干渉ノイズ耐性を高めるためにプリアンプを用いているため，プリアンプが消費するバイアス電流が課題となっている．これを解決するために，イベント検知時にはプリアンプをオフし，さらに，ADC動作に応じて発生する干渉ノイズを除去する回路を検討し，干渉ノイズの発生自体を抑制する．これにより，スケーラブルに消費電力を低減可能なイメージセンサ用列並列ADCの実現を図る．
・2020年度は，SAR型ADCを列並列に実装したデジタル出力CMOSイメージセンサを設計し，チップ試作を完了した．現在，評価ボードを作成し，評価準備中である．今後，ADCによる画像への影響を評価する予定である．
・イベント検知時にバイアス電流をオフし消費電力を削減し，高解像度画像を取得する時にはバイアス電流をオンにしてノイズ低減と高速動作を実現する構成をシミュレーションにより確認した．シミュレーション結果では，イベント検知時の消費電力は高解像度画像取得時に対して75%低減することを確認した．今後は，バイアス回路なども低減し，更なる低消費電力化を図る．また，列並列ADC特有の，ADC間の干渉ノイズを低減する回路構成もシミュレーションにより動作確認をおこない，干渉源となる電源ドロップが43%低減することを確認した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
計画書では2020年度に列並列ADCの評価を完了する予定であった．しかし，イメージセンサの試作環境を整えることができたため，列並列ADCだけでなく，画像出力可能なデジタル出力イメージセンサの試作に予定を変更した．このため，評価完了が３ヶ月遅れになっている．しかし，列並列ADCだけの試作では，ADCの特性による画像への影響を直接的に評価できないのに対して，列並列ADCを実装したイメージセンサの試作では，画像への影響を直接的に評価できるため，評価結果に対する考察が容易になる．したがって，研究課題全体としてはおおむね順調に進展している．
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| Strategy for Future Research Activity |
当初2020年度の計画は試作した列並列ADCの評価と改良設計であった．しかし，イメージセンサの試作環境を整えることができたため，事業期間延長を承認頂き，列並列ADCだけでなく，画像出力可能なデジタル出力イメージセンサの試作に予定を変更した．列並列ADCだけの試作では，ADCの特性による画像への影響を直接的に評価できないのに対して，列並列ADCを実装したイメージセンサの試作では，画像への影響を直接的に評価できるため，評価結果に対する考察が容易になる．
事業延長期間である2021年度は，評価装置を立ち上げ，列並列ADCを備えたデジタル出力イメージセンサのチップの評価を行い，その後，ADCの画像への影響評価を行う．さらに，画素数，撮像速度，デジタル分解能に対する消費電力の傾向を取得し，イベント検出時に人工知能が認識する特徴量画像と人間が確認する一般的な画像の間の画素数，速度，ビット分解能といったデータ量に対する消費電力のスケーリングをまとめる．この結果得られる画像データおよびイメージセンサチップは，次の研究活動ステップにおいて，イベント検出時における消費電力と精度検出の検討に利用する．
また，研究結果を査読付き国際会議へ投稿し，さらに国内の学会でも報告を行う．
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Report
(2 results)
Research Products
(1 results)
