Beyond-CMOSを用いた超低消費電力・高速集積回路・アーキテクチャ技術
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20K21791
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| Research Category |
Grant-in-Aid for Challenging Research (Exploratory)
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| Allocation Type | Multi-year Fund |
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| Review Section |
Medium-sized Section 60:Information science, computer engineering, and related fields
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
菅原 聡 東京工業大学, 科学技術創成研究院, 准教授 (40282842)
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| Project Period (FY) |
2020-07-30 – 2024-03-31
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| Project Status |
Granted (Fiscal Year 2022)
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| Budget Amount *help |
¥6,240,000 (Direct Cost: ¥4,800,000、Indirect Cost: ¥1,440,000)
Fiscal Year 2022: ¥2,080,000 (Direct Cost: ¥1,600,000、Indirect Cost: ¥480,000)
Fiscal Year 2021: ¥2,080,000 (Direct Cost: ¥1,600,000、Indirect Cost: ¥480,000)
Fiscal Year 2020: ¥2,080,000 (Direct Cost: ¥1,600,000、Indirect Cost: ¥480,000)
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| Keywords | Beyond-CMOS / 超低電圧トランジスタ / 超低消費電力高速ロジック / 超低消費電力高速メモリ / 低電圧ロジック / 低電圧メモリ |
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| Outline of Research at the Start |
本研究では新型PETによって，0.2V程度の超低電圧駆動で劇的な低消費電力化と，現状CMOS技術と同等以上の高速性能を有するロジックシステムの基盤技術を創出する．具体的には，電力遅延積が現状より2桁小さいロジックシステムの実現を目指す．
ここで提案する技術群はCMOS構成のロジックシステム技術を踏襲し，現行のアーキテクチャを継承して，究極の省エネ化を可能とする新たなロジックシステムを構築することができる．本技術はPET以外の同等のBeyond-CMOSにも応用が可能である．
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| Outline of Annual Research Achievements |
マイクロプロセッサやSoCなどのCMOSロジックシステムにおいて，0.2V程度の超低電圧駆動は大幅な消費電力の削減を期待できるが，従来のCMOS技術ではトランジスタの電流駆動能力の低下にともなう速度性能の劣化が著しく用途が限られる．Beyond-CMOSの１つであるPiezoelectronic transistor (PET)は，金属的に低抵抗の状態と，絶縁体的に高抵抗の状態の2つの状態を，低電圧で容易に遷移できる超低電圧駆動・高電流駆動能力トランジスタである．本研究課題では，このPETをBeyond-CMOSの一つのモデルケースとして，0.2V程度の超低電圧におけるGHz級動作が可能な超低電力・高速ロジックシステムの回路・アーキテクチャ技術の開発を行う．本研究で開発する技術はPETと同様のトランジスタ性能を有するBeyond-CMOSであれば，共通に応用できる基盤技術となる．
本年度は，これまでに開発してきたPETを用いたSRAMやFFなどの基本記憶回路技術の詳細の検討を行った．はじめにSRAMについて，高電流駆動能力設計と低リーク設計の2種類のPETを設計して，これらのPETを用いてSRAMセル(低電圧セル)および周辺回路を構成し，0.2Vの駆動電圧で，上記2種類のPETを用いて性能を再検証した．高電流駆動能力設計では，1GHz以上の動作周波数を実現し，平均電力を50%程度削減できることを明らかにした．低リーク設計のPETでは，高電流駆動能力設計の8割程度の動作周波数となるが，平均電力を90%程度削減できることを示した．また，同様にFFについても検討を行った．PETを用いてマスタースレーブ型FFを構成し，ゲートを構成するチャネル数と，バックゲート効果を考慮して，遅延と電力の関係を明らかにし，PETを用いたFFの最適設計法を示した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究課題では圧力による金属-絶縁体転移によって，金属的な低抵抗状態と絶縁体的な高抵抗状態の2つの状態間を連続遷移可能なナノ構造ピエゾ抵抗体チャネルと，圧電体によってこのチャネルに高感度に圧力を印加できるゲート構造を有するPiezoelectronic transistor (PET)を用いて，超低電圧・高速ロジックシステムの基盤技術を創出する．具体的には，(1) PETのSPICEモデル，(2) メモリセルおよびロジックゲートの回路技術，(3) アーキテクチャ技術の開発を行う．
本年度は項目(2)のSRAMとFFについて，(3)の検討に向けた最終検討を行った．SRAMでは，高電流駆動能力設計と低リーク設計の2種類のPETを用いて，消費電力と動作周波数の性能評価から，PETを用いたSRAMセルアーキテクチャを検討した．次に，同様に2種類のPETを用いたFFの検討を行い，それぞれの場合についてPETのチャネル数，バックゲート効果によって遅延と消費電力を最適化できることを明らかにし，FFの設計指針を得た．
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| Strategy for Future Research Activity |
本研究では新型PETによって，0.2V程度の超低電圧駆動で劇的な低消費電力化と，現状CMOS技術と同等以上の高速性能を有するロジックシステムの基盤技術を創出する．具体的には，電力遅延積が現状より2桁程度小さいロジックシステムの実現を目指す．ここで提案する技術群はCMOS構成のロジックシステム技術を踏襲し，現行のアーキテクチャを継承して，究極の省エネ化を可能とする新たなロジックシステムを構築することができる．本技術はPET以外の同等のBeyond-CMOSにも応用が可能である．次年度は，開発した回路技術をベースに，SRAMやFFなどの双安定回路の最適化を行い，電力遅延積などの回路性能の評価を行い，CMOS回路との比較からBeyond-CMOSの有用性を明らかにする．超低電圧下でも重要となるクロックゲーティングなど低消費電力化アーキテクチャの導入も検討する．以上から，PETのようなBeyond-CMOSを用いた超低電圧で高性能のロジックシステムを構築する回路・アーキテクチャに関する基盤技術を創出する．
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Report
(3 results)
Research Products
(7 results)
