| 研究概要 |
本研究では,ディープサブミクロンVLSIチップのレイアウト自動設計に注目し,ディープサブミクロンVLSIチップの実用化と共に顕著になってきた回路のパフォーマンスの考慮,ハード・ソフトマクロブロックの考慮,及び設計時間の短縮,等の問題を解決するための以下の新しいレイアウト設計手法を開発した.
1.パフォーマンスを考慮した回路分割手法の開発
回路のパフォーマンスを最適化するために,論理合成後に行われる回路分割において,回路のパス遅延を陽に考慮した回路分割手法を開発した.
2.パフォーマンスを考慮したフロアプランニング手法の開発
ハード・ソフトマクロを取り扱うフロアプランニングにおいて,バッファ挿入と配線幅調整を考慮した概略配線とフロアプランニングを実用的な計算時間で同時に求める手法を開発した.
3.パフォーマンスを考慮した配置手法の開発
タイミングを考慮したクラスタリングと新しい配置モデル(アメーバモデル)に基づくタイミングドリブン配置手法を開発した.
4.パフォーマンスを考慮した配線手法の開発
6層以上の配線層に対して,配線幅とバッファ挿入を考慮したスタイナ木生成アルゴリズムを用いて,与えられたタイミング制約を満たす概略配線経路を階層的に求める手法を提案した.
5.パフォーマンスを考慮した階層的バッファブロックプランニング手法の開発
チップ領域をグローバルビンに分割し,タイミングを考慮したバッファブロックプランニングを階層的に行う手法を提案した.
6.パフォーマンスドリブンレイアトに対する適応的遺伝的アルゴリズムの適用
エリート度に基づく適応的遺伝的アルゴリズムを提案し,レイアウト設計手法に適用した.また,高速化のためのLSI化を行い,パフォーマンスドリブンレイアウト手法の数10倍の高速実行の見通しを得た.
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