| 研究課題/領域番号 |
16K00077
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計算機システム
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| 研究機関 | 熊本大学 |
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研究代表者 |
久我 守弘 熊本大学, 大学院先端科学研究部(工), 准教授 (80243989)
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| 研究協力者 |
趙 謙
尼崎 太樹
飯田 全広
末吉 敏則
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| 研究期間 (年度) |
2016-04-01 – 2019-03-31
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| 研究課題ステータス |
完了 (2018年度)
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| 配分額 *注記 |
4,420千円 (直接経費: 3,400千円、間接経費: 1,020千円)
2018年度: 1,040千円 (直接経費: 800千円、間接経費: 240千円)
2017年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
2016年度: 1,820千円 (直接経費: 1,400千円、間接経費: 420千円)
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| キーワード | 論理エミュレータ / FPGA / 高速シリアル通信 / 回路分割 / LSI設計技術 / エミュレータ / リコンフィギャラブル・コンピューティング |
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| 研究成果の概要 |
集積回路の論理検証を行うためのFPGA-based論理エミュレータは広く用いられているものの，実装上の問題から動作速度が遅く複数FPGAへの分割実装も容易でない．そこで，高速シリアル通信を用いる新しいFPGA-based論理エミュレータの研究・開発を行った．提案エミュレータは，配線の仮想化により複数FPGA間の物理的端子数の制約から解放され高速化を図ることが可能になると共に，実装時の回路分割についても容易になる特徴がある．本研究により，エミュレータの基本構成，および，それに適した回路分割法を明らかにした．
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| 研究成果の学術的意義や社会的意義 |
高速シリアル通信によりFPGA間を接続するFPGA-based論理エミュレータにおいて，当初の目標性能である20MHz以上の論理エミュレーション性能を達成できることを示した．また，提案論理エミュレータの利便性を向上させるための検証回路の分割実装法についても汎用グラフ分割ツールを改良することで実現することができた．このように本研究は新たなFPGA-based論理エミュレータの構成方式を示した点で学術的・社会的意義があるといえる．
また，これらの基盤技術はFPGA-based論理エミュレータのみならず，複数のFPGAを利用するFPGA-basedアクセラレータへの応用にも役立つ点で意義がある．
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