| 研究課題/領域番号 |
18K11220
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 大分大学 |
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研究代表者 |
大竹 哲史 大分大学, 理工学部, 教授 (20314528)
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| 研究期間 (年度) |
2018-04-01 – 2024-03-31
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| 研究課題ステータス |
完了 (2023年度)
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| 配分額 *注記 |
4,290千円 (直接経費: 3,300千円、間接経費: 990千円)
2020年度: 1,300千円 (直接経費: 1,000千円、間接経費: 300千円)
2019年度: 1,430千円 (直接経費: 1,100千円、間接経費: 330千円)
2018年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
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| キーワード | 再構成可能集積回路 / 劣化検知機構 / 高信頼化設計 / 動的回路再構成 / 劣化情報取得 / 信頼性予測 / 集積回路 / 高信頼化 / FPGA / フィールドテスト / FPGA高信頼化 |
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| 研究成果の概要 |
フィールドプログラマブルゲートアレイ（FPGA）などの再構成可能集積回路では，回路素子の劣化状況がわかれば，その影響を回避した回路構成情報（コンフィグレーション）を合成でき，劣化状況に応じてコンフィグレーションをプログラムし直すことにより高信頼化を実現できる。本研究ではこれを実現するため，（１）高位設計からの劣化テスト機構の組み込み，（２）劣化情報の取得と信頼性の予測，（３）劣化情報を用いた高信頼化合成の3つの項目で研究を行った。これにより，FPGA上での劣化検知機構を提案し，提案機構を用いた劣化情報の取得に関する評価と信頼性予測，劣化情報を用いた回路構成情報の生成法を提案した。
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| 研究成果の学術的意義や社会的意義 |
FPGA上での劣化検知機構の提案と実証により，回路素子の劣化状況を正確に把握する技術が進展した。動的に回路を再構成する手法が確立されたことにより，長期間の運用でも高信頼性を維持する設計が実現される。
提案した技術により，FPGAを用いたシステム全体の信頼性が向上する。これにより，産業用機器や医療機器，通信インフラなどの重要な分野でのFPGAを用いたシステムの長期的な安定運用が期待される。動的に回路を再構成することで高信頼性のシステムを構築でき，機器の寿命が延び，廃棄される電子機器の量が減少する。これにより環境負荷の軽減に寄与することも期待される。
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