| 配分額 *注記 |
4,420千円 (直接経費: 3,400千円、間接経費: 1,020千円)
2008年度: 2,470千円 (直接経費: 1,900千円、間接経費: 570千円)
2007年度: 1,950千円 (直接経費: 1,500千円、間接経費: 450千円)
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| 研究概要 |
LSIの製造時ばらつき,動作時動的変動の下で,機能的に正しく動作し続ける全く新しいデータパス回路方式として,(1)変数のレジスタへの割当で決まる構造的遅延変動耐性,(2)演算回路部の最小遅延補正と遅延変動耐性を組み合わせた効率化,(3)レジスタの制御タイミング順序によって動作タイミングを補償する順序クロッキングなどを提案すると共に,それらの最適設計問題について計算量的性質,具体的解法などを明らかにしている.
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