| 研究課題/領域番号 |
19560352
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
電子デバイス・電子機器
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| 研究機関 | 上智大学 |
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研究代表者 |
和保 孝夫 上智大学, 理工学部, 教授 (90317511)
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| 研究期間 (年度) |
2007 – 2008
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| 研究課題ステータス |
完了 (2008年度)
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| 配分額 *注記 |
4,550千円 (直接経費: 3,500千円、間接経費: 1,050千円)
2008年度: 2,080千円 (直接経費: 1,600千円、間接経費: 480千円)
2007年度: 2,470千円 (直接経費: 1,900千円、間接経費: 570千円)
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| キーワード | 化合物半導体 / アナログ / デジタル変換 / 集積回路 / コンパレータ / △Σ変調器 / S / H回路 / 国際情報交換 / ドイツ / 電子デバイス機器 / 超高速情報処理 / 先端機能デバイス / アナログ集積回路 / ΔΣ変調 |
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| 研究概要 |
アナログ/デジタル変換回路(ADC)において最も基本的な回路ブロックであるコンパレータ(識別器)とサンプルホールド(S/H)回路を対象として、InP系高電子移動度トランジスタ(HEMT)および共鳴トンネルダイオード(RTD)を用いた回路設計/試作を行い、基本性能評価を行った。また、連続時間△Σ型ADCの高速動作で問題となるクロックジッタ耐性を改善する新たな方式を提案した。更に、広帯域無線通信システム(UWB)への応用可能性について考察した。
コンパレータに関しては、0.1μmHEMTプロセスによる完全差動型ラッチ付コンパレータ(識別器)を設計試作し、動的特性評価を行った。アナログ/デジタル変換回路評価で用いられるエンベロップ法を適用し、高速動作試験をした結果、サンプリング周波数4GHzで15mV、同2GHzで1.5mVの分解感度が実現できていることを確認した。従来のCMOS回路で得られている値の5倍以上の性能改善に相当する。また、RTDとHEMTを組み合わせたコンパレータを新たに提案し、回路シミュレーションにより両者の動作速度を比較した結果、RTDの負性微分抵抗特性に基づく高速スイッチ動作により、HEMTのみを用いた回路と比較して2倍以上の高速動作が可能であることを明らかにした。S/H回路に関しても同プロセスを想定した回路構成法を検討し、入力信号依存ジッタ及び信号フィードスルーの低減化対策を講じた新しい回路を提案した。
連続時間△Σ型ADCのクロックジッタ耐性向上のため、多重フィードバック経路を含む新しい構成法を提案した。経路数を2倍にする毎にSNRを3dB(0.5ビット)改善可能なことを理論的に導出し、信号レベルシミュレーションでその効果を確認した。
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