研究課題
基盤研究(C)
パターン距離の周波数/時間領域のマッピング概念を連想メモリ集積回路の最小距離検索機能を最適化するために検討した。結果として、小型のデザインルールと低電源電圧へのスケーラビリティ、高検索信頼性および高検索速度を有する集積回路のアーキテクチャを開発した。最近傍 Hamming 距離検索のため 180nm CMOS で実現した性能は 0.64 μW/bit 低消費電力と 0.91 ps/bit 高速検索時間である。これは、ディジタル回路として以前に実現された連想メモリの報告データより 10 倍以下低消費電力と 25%以上早い検索時間である。65nm の CMOS 技術を用いることで更なる改善として<52nW/bit 低消費電力と 381fs/bit の高速検索を実現した。また、エラーフリーの検索を、すべての検索ケースの場合、勝者パターンと入力パターンの距離150まで達成できた。最大の勝者パターンと入力パターンの距離及び最小の勝者パターンと敗者パターンの距離に対しても、低エラーレート 1.6%以下を測定した。最後に、距離をクロック数にマッピングする概念に基づく完全なディジタル新たな連想メモリアーキテクチャを発明した。
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Jpn. J. Appl. Phys
巻: Vol. 51, No. 4
IEEE Journal of Solid-State Circuits
巻: Vol. 47, No. 6 ページ: 1448-1459
Jpn. J. Appl. Phys.
巻: 51
巻: 47 ページ: 1448-1459
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巻: 51(in press)
IEEE Journal of Solid-state Circuits
巻: 47(in press)
巻: Vol. 50, No. 4
巻: 50
