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ZrO_2(二酸化ジルコニュウム、ジルコニア)は、比誘電率20〜25を持ちMOSFET用ゲート絶縁物として有望視されている。しかし、Si基板上に直接堆積するとSi表面が酸化し、低誘電率のSiO_2が生じ静電容量を増大できない。そこで、SiO_2の生成を抑制しかつ損傷を与えず数nmの極薄かつ高品質ZrO_2膜を堆積するための制限反応スパッタ法を開発した。まずZrO_2が結晶化せずかつSi表面が酸化されない最高基板温度を調べたところ、300℃が最適であることが判った。次に、最適酸素流量を調べたところ、膜誘電率は酸素流量比(=O_2/(Ar+O_2))4.2%で最大となった。さらに熱処理効果について検討したところ、500℃10秒間の短時間熱処理では、Si界面のSiO_x層がわずかに増加するが、同時にZrO_2膜の構造欠陥も除去されその結果誘電率が増大し、全体としてSiO_2換算膜厚は1.5nm1から1.15nmに小さくなった。しかし、700℃以上の熱処理では、SiO_x層が増大し漏れ電流特性は改善されるがSiO_2換算膜厚は増大した。以上本研究において、極薄ZrO_2膜作製における最適条件を明らかにした。
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