| 研究課題/領域番号 |
13650338
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
電子・電気材料工学
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| 研究機関 | 金沢大学 |
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研究代表者 |
佐々木 公洋 金沢大学, 工学部, 助教授 (40162359)
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| 研究分担者 |
畑 朋延 金沢大学, 工学部, 教授 (50019767)
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| 研究期間 (年度) |
2001 – 2002
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| 研究課題ステータス |
完了 (2002年度)
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| 配分額 *注記 |
3,600千円 (直接経費: 3,600千円)
2002年度: 1,100千円 (直接経費: 1,100千円)
2001年度: 2,500千円 (直接経費: 2,500千円)
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| キーワード | スパッタリング / 薄膜 / メタリックモード / High-K材料 / 制限反応 / ZrO_2 / MOSFET / ZrO2 / 制限反応素スパッタ法 / 高誘電率 / SiO2 / high-kゲートテ絶縁物 / 短時間熱処理 / 制限反応スパッタ / 金属モードスパッタ / ゲート絶縁膜 |
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| 研究概要 |
ZrO_2(二酸化ジルコニュウム、ジルコニア)は、比誘電率20〜25を持ちMOSFET用ゲート絶縁物として有望視されている。しかし、Si基板上に直接堆積するとSi表面が酸化し、低誘電率のSiO_2が生じ静電容量を増大できない。そこで、SiO_2の生成を抑制しかつ損傷を与えず数nmの極薄かつ高品質ZrO_2膜を堆積するための制限反応スパッタ法を開発した。まずZrO_2が結晶化せずかつSi表面が酸化されない最高基板温度を調べたところ、300℃が最適であることが判った。次に、最適酸素流量を調べたところ、膜誘電率は酸素流量比(=O_2/(Ar+O_2))4.2%で最大となった。さらに熱処理効果について検討したところ、500℃10秒間の短時間熱処理では、Si界面のSiO_x層がわずかに増加するが、同時にZrO_2膜の構造欠陥も除去されその結果誘電率が増大し、全体としてSiO_2換算膜厚は1.5nm1から1.15nmに小さくなった。しかし、700℃以上の熱処理では、SiO_x層が増大し漏れ電流特性は改善されるがSiO_2換算膜厚は増大した。以上本研究において、極薄ZrO_2膜作製における最適条件を明らかにした。
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