研究課題
基盤研究(C)
本研究では、非同期式回路の耐タンパ性を評価するために、プログラム遅延素子を用いた束データ方式による非同期式回路の設計を行った。プログラマブル遅延素子によって、暗号化における処理時間を変えることで、秘密鍵取得のための電力解析を困難にすることを想定している。成果として、プログラマブル遅延素子による非同期式回路モデル、および非同期式回路をXilinx FPGAに実装するための設計支援環境を実現した。
非同期式回路，設計自動化
電力消費の少ない非同期式回路に対して、さらにプログラマブル遅延素子を用いることで秘密鍵取得のための電力解析を困難にすることができれば、デジタル集積回路のセキュリティ向上に寄与することが期待できる。また、開発したXilinx FPGAを対象とした設計支援環境を用いることで、Xilinx FPGA上に非同期式回路を容易に実現することができる。近年、FPGAは、組み込みや機械学習の用途で広く用いられるため、こうしたアプリケーションの回路設計にも貢献することができる。
