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高速シリアル通信によりFPGA間を接続するFPGA-based論理エミュレータにおいて，当初の目標性能である20MHz以上の論理エミュレーション性能を達成できることを示した．また，提案論理エミュレータの利便性を向上させるための検証回路の分割実装法についても汎用グラフ分割ツールを改良することで実現することができた．このように本研究は新たなFPGA-based論理エミュレータの構成方式を示した点で学術的・社会的意義があるといえる．
また，これらの基盤技術はFPGA-based論理エミュレータのみならず，複数のFPGAを利用するFPGA-basedアクセラレータへの応用にも役立つ点で意義がある．
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