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フィールドプログラマブルゲートアレイ（FPGA）などの再構成可能集積回路では，回路素子の劣化状況がわかれば，その影響を回避した回路構成情報（コンフィグレーション）を合成でき，劣化状況に応じてコンフィグレーションをプログラムし直すことにより高信頼化を実現できる。本研究ではこれを実現するため，（１）高位設計からの劣化テスト機構の組み込み，（２）劣化情報の取得と信頼性の予測，（３）劣化情報を用いた高信頼化合成の3つの項目で研究を行った。これにより，FPGA上での劣化検知機構を提案し，提案機構を用いた劣化情報の取得に関する評価と信頼性予測，劣化情報を用いた回路構成情報の生成法を提案した。
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