ニアスレッショルド回路の演算効率を最大化する近似コンピューティング基盤の創出

2020 年度 実施状況報告書

• 研究課題/領域番号: 20K19768
• 研究機関: 京都大学
• 研究代表者: 塩見 準 京都大学, 情報学研究科, 助教 (40809795)
• 研究期間 (年度): 2020-04-01 – 2023-03-31
• キーワード: 計算機システム / 省エネルギー / 低消費電力化 / ニアスレッショルドコンピューティング / 近似コンピューティング

研究実績の概要

定格値の半分以下の電源電圧で集積回路を稼働させるニアスレッショルドコンピューティングと、多少の計算誤りを許容する近似コンピューティングを融合させた高効率コンピューティング基盤を明らかにする。本年度は、課題「要求される演算精度を満たしつつ、演算器を稼働させ続ける性能保証技術」に関して、パワーゲーティング技術を駆使したオンチップメモリ回路のリークエネルギー削減技術を検討した。オンチップメモリは、チップ全体の面積およびリークエネルギーの大部分を占める重要回路である。提案者は標準セル方式の完全ディジタル型の極低電圧メモリを開発しており、当該メモリとパワーゲーティング技術の融合を検討した。以下2点をまとめ国際学会へ投稿した。

(a) パワーゲーティングは、長時間不活性状態にある回路の電源供給をスイッチで切り離し、リークエネルギーを削減する技術である。メモリを複数の電圧ドメインにわけ、必要最低限のメモリバンクのみ電源オンする細粒度パワーゲーティング技術、および標準セル設計技術を検討した。ビット幅(精度)を小さくしても、画像処理等の演算結果の制度は比較的劣化しない。当該メモリはアプリケーションに応じて必要最低限の精度・データ量のビットセルのみ電源オンできる。当該技術は標準セル方式と高い親和性を持っており、細粒度パワーゲーティング技術導入による面積オーバーヘッドは5%以下と試算した。

(b) 論理値ゼロを記憶したメモリセルのみにパワーゲーティングを適用する標準セル設計技術を検討した。電源を切ると、メモリセルの出力が接地されるため、当該メモリセルの論理出力はゼロである。メモリの論理的な機能（精度やデータ量）を損なわずにリークエネルギーを削減できる。ほぼゼロのデータのみが格納されている場合、当該技術により3割以上リークエネルギーを削減できる事実を商用プロセステクノロジを用いた実験から得た。

現在までの達成度 (区分)

3: やや遅れている

理由

「極低電圧領域の遅延ばらつきモデル化技術」において、低電圧回路の遅延特性の複雑さゆえ、当該課題の取り組みに難航している。また、本年度研究実績に記載したオンチップメモリ回路の高密度実装を目指すため、標準セル方式のポテンシャルを最大限引き出すカスタムセル設計の検討を行っていた。このため技術開発に想定以上の工数が必要であった。

今後の研究の推進方策

「極低電圧領域の遅延ばらつきモデル化技術」と並行して、Razorフリップフロップ等の故障モニタ回路を使った故障検知およびフィードバック技術の実現可能性を検討する。本年度成果の(a)により、メモリバンクを細粒度にON/OFFできる。実アプリケーションに対して、演算結果の精度を高レベルに保ちながら、オンチップメモリのエネルギー効率を最大限まで引き出すメモリ活用事例を検討する。本年度成果の(b)は、演算精度を落とすことなく回路のエネルギー効率を改善でき、近似コンピューティングの力を借りる当初予定とは異なる展開である。当該技術は、従来の想定より幅広い応用先があり、その適用範囲を探求する。

次年度使用額が生じた理由

新型コロナウィルス感染症の流行により、出張が相次ぎ中止となり、旅費出費が大幅に削減された。令和2年度末の異動により、実験環境構築の計画が令和3年度にずれ込んだ。