| 研究概要 |
(1)FPGAに適合した自律的電源制御アーキテクチャ・回路の確立
非同期方式によって得られる回路モジュールの使用状況の情報を活用し,各モジュールの電源電圧,しきい値,電源のON/OFFをリアルタイムリアルタイム最適化を行う回路を考案した.考案したアーキテクチャでは,任意の数のFIFO(First-in First-out)レジスタを効率効率よく構成できるロジックブロック回路を提案している.FIFOを介して処理モジュールを接続し,FIFOに記憶されているデータ量の情報を用いることにより,接続された処理モジュール間の性能差を検出できる.FIFO内の記憶データが増加することは,(前段モジュールの処理性能)>(後段モジュールの処理性能)であることを意味する.FIFO内の記憶データ数が減少することはその逆を意味する.この性質に着目し,性能の高いモジュールの電源電圧を下げることにより,電力を削減することができる.このような機能を有するFPGAブロックを,65nmプロセスにより試作を行った.
(2)プロセスばらつきに対してロバストな高性能非同期回路に基づくウェーブパイプライン
近年問題となるプロセスばらつきに対してロバストで,かつ低消費電力なウェーブパイプライン回路を考案し,65nmで試作を行った.ゲートレベルでプルダウンパスのトランジスタ数をそろえる回路構成により入力に依存せずほぼ一定の遅延時間を有するゲートを構成することを可能とした.
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